JPS6180069A - プログラムｒｏｍエミユレ−タ - Google Patents
プログラムｒｏｍエミユレ−タInfo
- Publication number
- JPS6180069A JPS6180069A JP59203332A JP20333284A JPS6180069A JP S6180069 A JPS6180069 A JP S6180069A JP 59203332 A JP59203332 A JP 59203332A JP 20333284 A JP20333284 A JP 20333284A JP S6180069 A JPS6180069 A JP S6180069A
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- JP
- Japan
- Prior art keywords
- address
- memory
- emulation
- data
- program rom
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプロセッサ応用機器のプログラムＲ
ＯＭのエミュレーションに用いるプログラムＲＯＭエミ
ュレータに関する。
ＯＭのエミュレーションに用いるプログラムＲＯＭエミ
ュレータに関する。
〈従来の技術）
マイクロプロセッサは、産業用から民生用に至るまで、
各種の機器で広く用いられている。
各種の機器で広く用いられている。
ところで、このようなマイクロプロセッサ応用 □機
器のデバッグにあたっては、そのプログラムＲＯＭをエ
ミュレーションする必要がある。
器のデバッグにあたっては、そのプログラムＲＯＭをエ
ミュレーションする必要がある。
第２図は従来のプログラムＲＯＭのエミュレーションを
行う装置の要部の一例を示す構成図である。第２図にお
いて、ＴＡはテスト対象となるターゲット装置である。
行う装置の要部の一例を示す構成図である。第２図にお
いて、ＴＡはテスト対象となるターゲット装置である。
ＰＯＤはエミュレーション用ポンドであって、一端はタ
ーゲット装置下ＡのマイクロプロセッサμＰのソケット
ＳＫに接続されている。該エミュレーション用ボッドＰ
ＯＤにはターゲット装置ＴＡのマイクロプロセッサμＰ
が実装され、該マイクロプロセッサμＰとターゲット装
置ＴＡ及び図示しないエミュレーション本体とを接続プ
るデータバス及びアドレスバスとの閂にはそれぞれバッ
フ７メモリＢＵＦ１．ＢＵＦ２が設けられている。この
ような構成において、プログラムＲＯＭのエミュレーシ
ョンは、バッファメモリＢＵＦＩ、ＢＵＦ２を制御して
マイクロプロセッサμＰがアクセスできるメモリを切換
えることにより行われることになる。
ーゲット装置下ＡのマイクロプロセッサμＰのソケット
ＳＫに接続されている。該エミュレーション用ボッドＰ
ＯＤにはターゲット装置ＴＡのマイクロプロセッサμＰ
が実装され、該マイクロプロセッサμＰとターゲット装
置ＴＡ及び図示しないエミュレーション本体とを接続プ
るデータバス及びアドレスバスとの閂にはそれぞれバッ
フ７メモリＢＵＦ１．ＢＵＦ２が設けられている。この
ような構成において、プログラムＲＯＭのエミュレーシ
ョンは、バッファメモリＢＵＦＩ、ＢＵＦ２を制御して
マイクロプロセッサμＰがアクセスできるメモリを切換
えることにより行われることになる。
又、他の装置として、ターゲット装置に実装されている
プログラムＲＯＭの１個分のみをエミュレーションする
ように構成されたものもある。
プログラムＲＯＭの１個分のみをエミュレーションする
ように構成されたものもある。
（発明が解決しようとする問題点）
しかし、前者の装置によれば、エミュレーション用ボッ
ドＰＯＤにおけるバスの切換１ｔｌｌｌｌｌが複雑にな
ると共に、ターゲット装置で用いられるマイクロプロセ
ッサ毎に専用のプローブ回路を設けなければならない。
ドＰＯＤにおけるバスの切換１ｔｌｌｌｌｌが複雑にな
ると共に、ターゲット装置で用いられるマイクロプロセ
ッサ毎に専用のプローブ回路を設けなければならない。
又、マイクロプロセッサによってはそのノアミリＩＣに
プログラムデータのモニタを要求する（コープロセッサ
システムを組む）ものちあり、更に、このようなＬＳｒ
を併用したターゲット装置ではエミュレーションデータ
をターゲット装置に出力することが要求されるものもあ
って、そのような場合にはバスの切換制御はより一層複
錐になってしまう。
プログラムデータのモニタを要求する（コープロセッサ
システムを組む）ものちあり、更に、このようなＬＳｒ
を併用したターゲット装置ではエミュレーションデータ
をターゲット装置に出力することが要求されるものもあ
って、そのような場合にはバスの切換制御はより一層複
錐になってしまう。
又、後者の装置によれば、構造は簡単であるものの、エ
ミュレーションできるメモリ容量が制限されることにな
る。
ミュレーションできるメモリ容量が制限されることにな
る。
本発明はこれらの点に鑑みてなされたもので、その目的
は、簡単な構成で大容量（多数個）のプログラムＲＯＭ
のエミュレーションが行えるプログラムＲＯＭエミュレ
ータを提供することにある。
は、簡単な構成で大容量（多数個）のプログラムＲＯＭ
のエミュレーションが行えるプログラムＲＯＭエミュレ
ータを提供することにある。
（問題点を解決するための手段）
前記した問題点を解決する本発明は、エミュレーション
用メモリと、ターゲットＶＲｆｌから加えられるアドレ
スがエミュレーション用メモリのエリア内か否かを判定
するアドレス判定手段と、該アドレス判定手段の出力信
号に従って制御されアドレスがエミュレーション用メモ
リのエリア内の場合にはターゲット装置とエミュレーシ
ョン用メモリとの間でデータ転送を行うバッファメモリ
とで構成されたことを特徴とするものである。
用メモリと、ターゲットＶＲｆｌから加えられるアドレ
スがエミュレーション用メモリのエリア内か否かを判定
するアドレス判定手段と、該アドレス判定手段の出力信
号に従って制御されアドレスがエミュレーション用メモ
リのエリア内の場合にはターゲット装置とエミュレーシ
ョン用メモリとの間でデータ転送を行うバッファメモリ
とで構成されたことを特徴とするものである。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例の要部を示す構成図である。
第１図において、Ｐｌはターゲット装置ＴＡのアドレス
線をピックアップするための第１のプローブ、Ｐ２はタ
ーゲット装置ＴＡのエミュレーション対象となるメモリ
ブロックのバッファメモリＢＵＦ３のデータ線をピック
アップするための第２のプローブである。第１のプロー
ブＰ１でピックアップされたアドレス信号線はジャンパ
ブロックＪに加えられ、エミュレーション用メモリＥＭ
のアドレス配列に合致するように変換される。ジャンパ
ブロックＪの出力信号の一部はアドレスデコーダＡＤに
加えられていて、他の出力信号はアドレスデコーダＡＤ
の出力信号と共にアドレスセレクタＡｓ及びエミュレー
ション用メモリＥＭのアドレス端子ＡＴに加えられてい
る。アドレスセレクタＡｓは、第１のプローブＰ１でピ
ックアップされたアドレスデータと予めスイッチ等で設
定されたエミュレーション用メモリＥＭのアドレスエリ
アデータとを比較照合し、ターゲット装置下Ａから加え
られるアドレスがエミュレーション用メモリＥＭのエリ
アか否かを判定する。ＢＵＦＡはターゲット装置ＴＡの
バッファメモリＢＵＦ３と同一の機能を有するバッファ
メモリであり、送受１−制御端子Ｔ／Ｈには第２のプロ
ーブＰ２から出力される送受制御信号が加えられ、イネ
ーブル端子ＥＮには第１のゲートＧＡの出力信号が加え
られ、データ端子Ｄｉ、Ｄ２はそれぞれ第２のプローブ
Ｐ２の出力信号線に接続されている。
線をピックアップするための第１のプローブ、Ｐ２はタ
ーゲット装置ＴＡのエミュレーション対象となるメモリ
ブロックのバッファメモリＢＵＦ３のデータ線をピック
アップするための第２のプローブである。第１のプロー
ブＰ１でピックアップされたアドレス信号線はジャンパ
ブロックＪに加えられ、エミュレーション用メモリＥＭ
のアドレス配列に合致するように変換される。ジャンパ
ブロックＪの出力信号の一部はアドレスデコーダＡＤに
加えられていて、他の出力信号はアドレスデコーダＡＤ
の出力信号と共にアドレスセレクタＡｓ及びエミュレー
ション用メモリＥＭのアドレス端子ＡＴに加えられてい
る。アドレスセレクタＡｓは、第１のプローブＰ１でピ
ックアップされたアドレスデータと予めスイッチ等で設
定されたエミュレーション用メモリＥＭのアドレスエリ
アデータとを比較照合し、ターゲット装置下Ａから加え
られるアドレスがエミュレーション用メモリＥＭのエリ
アか否かを判定する。ＢＵＦＡはターゲット装置ＴＡの
バッファメモリＢＵＦ３と同一の機能を有するバッファ
メモリであり、送受１−制御端子Ｔ／Ｈには第２のプロ
ーブＰ２から出力される送受制御信号が加えられ、イネ
ーブル端子ＥＮには第１のゲートＧＡの出力信号が加え
られ、データ端子Ｄｉ、Ｄ２はそれぞれ第２のプローブ
Ｐ２の出力信号線に接続されている。
ＢＬＩＦＢもターゲット装置ＴＡのバッフ７メモリＢＵ
Ｆ３と同一の機能を有するバッファメモリであり、送受
制御端子Ｔ／Ｒには第２のブＯ−ブＰ２から出力される
送受信制御信号が加えられ、イネーブル端子ＥＮには第
２のゲートＧＢの出力信号が加えられ、一方のデータ端
子Ｄ１には第２のプローブＰ２の出力信号線が接続され
、他方のデータ端子Ｄ２にはエミュレーション用メモリ
ＥＭのデータ端子り丁が接続されている。第１のゲート
Ｇ△の一方の入力端子ａにはアドレスセレクタＡｓの出
力信号が加えられて、他方の入力端子すには第２のプロ
ーブＰ２から出力されるチップ選択信号Ｃ８が加えられ
、第２のゲートＧＢの一方の入力端子ａには第２のプロ
ーブＰ２から出力されるチップ選択信号Ｃ８が加えられ
て他方の入力端子すにはインバータＩＮＶを介してアド
レスセレクタＡＳの出力信号が加えられている。
Ｆ３と同一の機能を有するバッファメモリであり、送受
制御端子Ｔ／Ｒには第２のブＯ−ブＰ２から出力される
送受信制御信号が加えられ、イネーブル端子ＥＮには第
２のゲートＧＢの出力信号が加えられ、一方のデータ端
子Ｄ１には第２のプローブＰ２の出力信号線が接続され
、他方のデータ端子Ｄ２にはエミュレーション用メモリ
ＥＭのデータ端子り丁が接続されている。第１のゲート
Ｇ△の一方の入力端子ａにはアドレスセレクタＡｓの出
力信号が加えられて、他方の入力端子すには第２のプロ
ーブＰ２から出力されるチップ選択信号Ｃ８が加えられ
、第２のゲートＧＢの一方の入力端子ａには第２のプロ
ーブＰ２から出力されるチップ選択信号Ｃ８が加えられ
て他方の入力端子すにはインバータＩＮＶを介してアド
レスセレクタＡＳの出力信号が加えられている。
このような構成において、ターゲット装置ＴＡから加え
られるアドレスがエミュレーション用メモリＥＭのエリ
ア外の場合にはバッフ１メモリＢＵＦＡが選択的に有効
になり、ターゲット装置ＴＡから加えられるアドレスが
エミュレーション用メモリＥＭのエリア内の場合にはバ
ッファメモリＢｔＪＦＢが選択的に有効になる。これに
より、バッフ７メモリＢＵＦＢを介してターゲット装置
ＴＡとエミュレーション用メモリＥＭとの間でデータ転
送が行われることになり、プログラムＲＯＭのエミュレ
ーションを行うことができる。そして、このような構成
によれば、従来の装置のような複雑なバス切換制御は不
要であり、エミュレーションできるメモリ８改もｉｌ＋
限されることはない。又、このようなエミュレーション
によれば、メモリ自体の置換的な使用であることから、
バス制御に要求される遅れ時間が厳しくなることもない
。
られるアドレスがエミュレーション用メモリＥＭのエリ
ア外の場合にはバッフ１メモリＢＵＦＡが選択的に有効
になり、ターゲット装置ＴＡから加えられるアドレスが
エミュレーション用メモリＥＭのエリア内の場合にはバ
ッファメモリＢｔＪＦＢが選択的に有効になる。これに
より、バッフ７メモリＢＵＦＢを介してターゲット装置
ＴＡとエミュレーション用メモリＥＭとの間でデータ転
送が行われることになり、プログラムＲＯＭのエミュレ
ーションを行うことができる。そして、このような構成
によれば、従来の装置のような複雑なバス切換制御は不
要であり、エミュレーションできるメモリ８改もｉｌ＋
限されることはない。又、このようなエミュレーション
によれば、メモリ自体の置換的な使用であることから、
バス制御に要求される遅れ時間が厳しくなることもない
。
尚、この種のターゲットｉｉでは、バッファメモリとし
て略数種類のｒＣが多用されている。従って、第２のプ
ローブとして、これら各ＩＣ，に応じたものを用意する
ことによってほとんどのターゲット装置のプログラムＲ
ＯＭのエミュレーションを行うことができる。
て略数種類のｒＣが多用されている。従って、第２のプ
ローブとして、これら各ＩＣ，に応じたものを用意する
ことによってほとんどのターゲット装置のプログラムＲ
ＯＭのエミュレーションを行うことができる。
（発明の効果）
以上説明したように、本発明によれば、簡単な構成で大
容絹（多数個）のプログラムのエミュレーションが行え
るプログラムＲＯＭエミュレータが実現できる。
容絹（多数個）のプログラムのエミュレーションが行え
るプログラムＲＯＭエミュレータが実現できる。
第１図は本発明の一実施例の要部を示す構成図、第２図
は従来の装置の要部の一例を示す構成図である。 ＴＡ・・・ターゲット装置 ＢＵＦ３．８ＵＦＡ、ＢＩＪＦＢ ・・・バッフ７メモリ Ｐｌ、Ｐ２・・・プローブ Ｊ・・・ジャンパブロック ＡＤ・・・アドレスデコーダ ＡＳ・・・アドレスセレクタ ＧＡ、ＧＢ・・・ゲート ＥＭ・・・エミュレーション用メモリ 特許出願人 横河北辰電機株式会社 代 理 人 弁理士 小 沢 信 助絶
１図 招２図
は従来の装置の要部の一例を示す構成図である。 ＴＡ・・・ターゲット装置 ＢＵＦ３．８ＵＦＡ、ＢＩＪＦＢ ・・・バッフ７メモリ Ｐｌ、Ｐ２・・・プローブ Ｊ・・・ジャンパブロック ＡＤ・・・アドレスデコーダ ＡＳ・・・アドレスセレクタ ＧＡ、ＧＢ・・・ゲート ＥＭ・・・エミュレーション用メモリ 特許出願人 横河北辰電機株式会社 代 理 人 弁理士 小 沢 信 助絶
１図 招２図
Claims (1)
- エミュレーション用メモリと、ターゲット装置から加え
られるアドレスがエミュレーション用メモリのエリア内
か否かを判定するアドレス判定手段と、該アドレス判定
手段の出力信号に従つて制御されアドレスがエミュレー
ション用メモリのエリア内の場合にはターゲット装置と
エミュレーション用メモリとの間でデータ転送を行うバ
ッファメモリとで構成されたことを特徴とするプログラ
ムＲＯＭエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203332A JPS6180069A (ja) | 1984-09-28 | 1984-09-28 | プログラムｒｏｍエミユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203332A JPS6180069A (ja) | 1984-09-28 | 1984-09-28 | プログラムｒｏｍエミユレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180069A true JPS6180069A (ja) | 1986-04-23 |
Family
ID=16472256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203332A Pending JPS6180069A (ja) | 1984-09-28 | 1984-09-28 | プログラムｒｏｍエミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180069A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100371267B1 (ko) * | 2000-10-12 | 2003-02-07 | 주식회사 인투텍 | 롬에뮬레이터 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5436151A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Test unit for micro computer system |
| JPS55121559A (en) * | 1979-03-13 | 1980-09-18 | Ando Electric Co Ltd | Microprocessor analyzer |
-
1984
- 1984-09-28 JP JP59203332A patent/JPS6180069A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5436151A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Test unit for micro computer system |
| JPS55121559A (en) * | 1979-03-13 | 1980-09-18 | Ando Electric Co Ltd | Microprocessor analyzer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100371267B1 (ko) * | 2000-10-12 | 2003-02-07 | 주식회사 인투텍 | 롬에뮬레이터 |
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