KR970016993A - 시스템의 에뮬레이션회로 - Google Patents

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KR970016993A
KR970016993A KR1019950031319A KR19950031319A KR970016993A KR 970016993 A KR970016993 A KR 970016993A KR 1019950031319 A KR1019950031319 A KR 1019950031319A KR 19950031319 A KR19950031319 A KR 19950031319A KR 970016993 A KR970016993 A KR 970016993A
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고진신
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김광호
삼성전자 주식회사
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야;
시스템의 에뮬레이션회로에 관한 것으로, 특히 시스템의 내부에 에뮬레이터를 설치하지 않고 시스템의 외부에 에뮬레이터를 연결할 수 있는 연결부를 두워 외부에서 에뮬레이션을 용이하게 할 수 있는 회로에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제;
DSP 보드내에 직접 에뮬레이터를 꼽지 않도록 장비 외부에 컨넥터를 마련하여 장비밖에서 쉽게 에뮬레이션을 가능케하는 회로를 제공함.
3. 발명의 해결방법의 요지;
디지탈 시그날 프로세서와 ROM, RAM와 에뮬리이션포드(101)을 구비한 시스템에 있어서, 에뮬레이션포드(101)로부터 송수신라인(L1,L2)으로부터 송수신신호의 전송을 용이하게 송수신 버퍼(205,206)와, 상기 송수신 버퍼(205,206)를 통과하는 신호를 처리하는 디지탈 시그날 프로세서(204)와 DSP 보드를 제어하는 디지탈 시그날 프로세서에서 메모리 선택신호와 상기 에뮬레이터의 연결여부를 받아 상기 ROM(209) 또는 RAM(210)을 선택하는 제어신호를 발생하는 디코더(207), 상기 송수신 버퍼(205,206)의 연결라인(L1,L2)및 상기 디코더(207)의 연결라인(L3)와 접지로연결되는 라인(L4)을 가지는 제1컨넥터(201)와 상기 에뮬레이션포드(101)의 연결라인(L1,L2)와 에뮬레이터의 연결 여부를 체크하기 위한 라인(L3,L4)을 가지는 제2컨넥터(202)로 구성됨.
4. 발명의 중요한 용도;
시스템외부에서의 에뮬레이션 가능 회로.

Description

시스템의 에뮬레이션회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 에뮬레이터 구성도,
제2도는 본 발명에 따른 메모리의 구성 맵도.

Claims (1)

  1. 디지탈 시그날 프로세서(203)와 ROM(210), RAM(207)와 에뮬리이션포드(101)을 구비한 시스템에 있어서, 상기 에뮬레이션포드(101)로부터 송수신라인(L1,L2)으로부터 송수신신호의 전송을 용이하게 송수신 버퍼(205,206)와, 상기 디지탈 시그날 프로세서(203)에서 메모리 선택신호와 상기 에뮬레이터의 연결여부를 받아 상기 ROM(209) 또는 RAM(210)을 선택하는 제어신호를 발생하는 디코더(207)와, 상기 송수신 버퍼(205,206)의 연결라인(L1,L2)및 상기 디코더(207)의 연결라인(L3)와 접지로 연결되는 라인(L4)을 가지는 제1컨넥터(201)와 상기 에뮬레이션포드(101)의 연결라인(L1,L2)와 에뮬레이터의 연결 여부를 체크하기 위한 라인(L3,L4)을 가지는 제2컨넥터(202)로 구성됨을 특징으로 하는 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950031319A 1995-09-22 1995-09-22 시스템의 에뮬레이션회로 KR0159192B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100324315B1 (ko) * 1998-12-12 2002-05-13 김영환 에뮬레이터를이용한오류수정장치

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* Cited by examiner, † Cited by third party
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KR100324315B1 (ko) * 1998-12-12 2002-05-13 김영환 에뮬레이터를이용한오류수정장치

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