JPS6172363A - 相関関数の演算回路 - Google Patents
相関関数の演算回路Info
- Publication number
- JPS6172363A JPS6172363A JP59193368A JP19336884A JPS6172363A JP S6172363 A JPS6172363 A JP S6172363A JP 59193368 A JP59193368 A JP 59193368A JP 19336884 A JP19336884 A JP 19336884A JP S6172363 A JPS6172363 A JP S6172363A
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- JP
- Japan
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- sample data
- transfer
- register
- frame
- circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は，音声認識，合成等で広く使用されている分析
パラメータの１つである相関関数の演算を行う演算回路
に関する。
パラメータの１つである相関関数の演算を行う演算回路
に関する。
〔従来技術〕一
まず、この種の相関関数について概略を述べると，分析
されるアナログ信号Ａ（ｔ）をある一定の時間間隔Ｔで
サンプリング後，量子化した値をＤ２（ｉは整数値）と
すれば、認識，合成の分野で相関関数を求める場合，一
般的にはこのＤｉにある時間幅を持つ窓関数の時系列Ｗ
□を乗じる。この窓関数で切り出された部分をフレーム
と呼び，このフレームごとに相関関数を演算する。すな
わち、窓関数を乗じた結果をＸ，とすると。
されるアナログ信号Ａ（ｔ）をある一定の時間間隔Ｔで
サンプリング後，量子化した値をＤ２（ｉは整数値）と
すれば、認識，合成の分野で相関関数を求める場合，一
般的にはこのＤｉにある時間幅を持つ窓関数の時系列Ｗ
□を乗じる。この窓関数で切り出された部分をフレーム
と呼び，このフレームごとに相関関数を演算する。すな
わち、窓関数を乗じた結果をＸ，とすると。
Ｘ，、：＝Ｄｉ−Ｗｉ （ ｉは１−ｎの整数，ｎは
窓幅に相当）＝（１）で表わされる。そして、求めるべ
き相関関数の次数をｐ次とすれば、相関関数Ｃ１は と定義される。
窓幅に相当）＝（１）で表わされる。そして、求めるべ
き相関関数の次数をｐ次とすれば、相関関数Ｃ１は と定義される。
第３図は、上記のアナログ信号をサンプリングしたのち
、量子化して窓関数を乗じるまでの過程をタイムチャー
トにより示したものである。このチャートにおいて、フ
レーム１とフレーム２．フレーム２とフレーム３．・・
・のヨウニフレームニ重９がある場合、従来の演算処理
法ではデータ格納用レジスタとして前記（１）式のＸｉ
の格納用として３ｎ個、（２）式で示される相関関数Ｃ
１の格納用として２ｐ個、つまり全体として３ｎ＋２ｐ
個のレジスタが必要であった。
、量子化して窓関数を乗じるまでの過程をタイムチャー
トにより示したものである。このチャートにおいて、フ
レーム１とフレーム２．フレーム２とフレーム３．・・
・のヨウニフレームニ重９がある場合、従来の演算処理
法ではデータ格納用レジスタとして前記（１）式のＸｉ
の格納用として３ｎ個、（２）式で示される相関関数Ｃ
１の格納用として２ｐ個、つまり全体として３ｎ＋２ｐ
個のレジスタが必要であった。
第４図は従来の相関関数演算回路の構成例をブロック図
によシ示したものである。この図におい、 て、１
０１は第３図におけるフレーム１（又はフレーム１′）
、フレーム２（又はフレーム２′）を構成するサンプル
データＸｉをフレーム別に相関関数演算部１３２．又は
同一構成の相関関数演算部１３３に振り分ける弁別回路
である。１０２〜１０７はサンプルデータＸｉを格納す
るレジスタであり。
によシ示したものである。この図におい、 て、１
０１は第３図におけるフレーム１（又はフレーム１′）
、フレーム２（又はフレーム２′）を構成するサンプル
データＸｉをフレーム別に相関関数演算部１３２．又は
同一構成の相関関数演算部１３３に振り分ける弁別回路
である。１０２〜１０７はサンプルデータＸｉを格納す
るレジスタであり。
相関関数の次数ｐ個分ある。１０８〜１１２はそれぞれ
前段のサンプルデータ格納レジスタのデータを後段のレ
ジスタに転送するための転送回路。
前段のサンプルデータ格納レジスタのデータを後段のレ
ジスタに転送するための転送回路。
１３０はサンプルデータＸｉが弁別回路１０１に入力さ
れるごとに、転送回路１０８〜１１２に転送命令を出す
制御回路である。１１４〜１１８は２人力に対する乗算
器、１１９〜１２３は加算器であり、それぞれ乗算器１
１４〜１１８からの乗算結果を次々と加算していく。１
３１は制御回路であり、加算器１１９〜１２３がそれぞ
れ１フレーム分のサンプルデータにつき、全ての乗算結
果を加算し終ったら２１２４〜１２８の相関関数格納
゛用レジスタへそれぞれ加算結果を転送する命令を出
すとともに、加算益金てを“０”にクリアする命令を出
す。１３４は制御回路であり、上記の各制御回路を全て
監視し、かつ、特定のタイミングでレジスタ１２４〜１
２８に格納された相関関数を次の処理回路へ転送する命
令を出す。
れるごとに、転送回路１０８〜１１２に転送命令を出す
制御回路である。１１４〜１１８は２人力に対する乗算
器、１１９〜１２３は加算器であり、それぞれ乗算器１
１４〜１１８からの乗算結果を次々と加算していく。１
３１は制御回路であり、加算器１１９〜１２３がそれぞ
れ１フレーム分のサンプルデータにつき、全ての乗算結
果を加算し終ったら２１２４〜１２８の相関関数格納
゛用レジスタへそれぞれ加算結果を転送する命令を出
すとともに、加算益金てを“０”にクリアする命令を出
す。１３４は制御回路であり、上記の各制御回路を全て
監視し、かつ、特定のタイミングでレジスタ１２４〜１
２８に格納された相関関数を次の処理回路へ転送する命
令を出す。
しかし、このような従来の回路では、相関関数を次数の
低い方から演算し、制御回路１３１により加算器１１９
〜１２３を一括して°”０”にクリアしていただめ、相
関関数格納用レジスタ１２４〜１２８が２面、すなわち
、相関関数の次数ｐの２倍の個数だけ必要であるという
欠点があった。
低い方から演算し、制御回路１３１により加算器１１９
〜１２３を一括して°”０”にクリアしていただめ、相
関関数格納用レジスタ１２４〜１２８が２面、すなわち
、相関関数の次数ｐの２倍の個数だけ必要であるという
欠点があった。
本発明の目的は、相関関数を高次側から演算するよう乗
算器及び加算器を配列し、かつ１フレーム分の相関関数
の演算が終了した加算器に対し。
算器及び加算器を配列し、かつ１フレーム分の相関関数
の演算が終了した加算器に対し。
低次側から次の処理回路へ転送する命令を出し。
転送し終った加算器のみを０″にすることによって、上
記従来の欠点を除去し２回路素子の数を大きく逓減する
ことのできる経済的な相関関数演算回路を提供すること
にある。
記従来の欠点を除去し２回路素子の数を大きく逓減する
ことのできる経済的な相関関数演算回路を提供すること
にある。
本発明は、１フレーム分のサンプルデータを順次格納す
る複数のレジスタと１次のサンプルデータが最初のレジ
スタに格納される前に、それぞれに格納されているサン
プルデータをそれぞれ後段にある前記レジスタへ転送す
るための複数の転送回路とを含む相関関数演算回路にお
いて、前記サンプルデータが前記最初のレジスタに格納
されるごとに、該レジスタが格納するデータとそれぞれ
後段の複数のレジスタが格納するデータとを順次乗算す
る複数の乗算器と、これ等複数の乗算器の出力データを
それぞれうけて１次々と加算していく複数の加算器とを
備え、１フレーム分の演算が終了すると、前記複数の加
算器の次数の低い演算結果から順次次の処理回路へ転送
し、転送し終った加算器を直ちに°０″にクリアするこ
とを特徴とする。
る複数のレジスタと１次のサンプルデータが最初のレジ
スタに格納される前に、それぞれに格納されているサン
プルデータをそれぞれ後段にある前記レジスタへ転送す
るための複数の転送回路とを含む相関関数演算回路にお
いて、前記サンプルデータが前記最初のレジスタに格納
されるごとに、該レジスタが格納するデータとそれぞれ
後段の複数のレジスタが格納するデータとを順次乗算す
る複数の乗算器と、これ等複数の乗算器の出力データを
それぞれうけて１次々と加算していく複数の加算器とを
備え、１フレーム分の演算が終了すると、前記複数の加
算器の次数の低い演算結果から順次次の処理回路へ転送
し、転送し終った加算器を直ちに°０″にクリアするこ
とを特徴とする。
次に２本発明による相関関数演算回路について実施例を
挙げ２図面を参照して説明する。
挙げ２図面を参照して説明する。
第１図は本発明による実施例の回路構成を示すブロック
図である。この図において、３２．３３は同一に構成さ
れた相関関数演算部である。１はフレームごとにサンプ
ルデータを相関関数演算部３２と３３に振り分ける弁別
回路であり、ここで弁別されたサンプルデータはサンプ
ルデータ格納用レジスタ２に格納される。２９は１フレ
ームの一番最初のサンプルデータを取り込む前に、サン
プルデータ格納用レジスタ２〜７を”０”にクリアする
回路である。レジスタ２〜７に格納されたデータは１次
のサンプルデータがレジスタ２に格納される前に、転送
制御回路３０の制御のもとで動く転送回路８〜１２によ
ってそれぞれの後段にあるレジスタへ転送される。サン
プルデータがレジスタ２に格納されるごとに１乗算器１
４〜１８により、２つのサンプルデータの乗算が実効さ
れ。
図である。この図において、３２．３３は同一に構成さ
れた相関関数演算部である。１はフレームごとにサンプ
ルデータを相関関数演算部３２と３３に振り分ける弁別
回路であり、ここで弁別されたサンプルデータはサンプ
ルデータ格納用レジスタ２に格納される。２９は１フレ
ームの一番最初のサンプルデータを取り込む前に、サン
プルデータ格納用レジスタ２〜７を”０”にクリアする
回路である。レジスタ２〜７に格納されたデータは１次
のサンプルデータがレジスタ２に格納される前に、転送
制御回路３０の制御のもとで動く転送回路８〜１２によ
ってそれぞれの後段にあるレジスタへ転送される。サン
プルデータがレジスタ２に格納されるごとに１乗算器１
４〜１８により、２つのサンプルデータの乗算が実効さ
れ。
加算器１９〜２３に入力される。加算器１９〜２３は入
力されたデータを次々と加算していく。３４は全制御回
路の制御を行うだめの制御回路であり。
力されたデータを次々と加算していく。３４は全制御回
路の制御を行うだめの制御回路であり。
１フレーム分の演算が全て終了すると、制御回路３５に
転送命令を出す。制御回路３５は転送命令ｉ を受ける
と、第１次の相関関数の結果を保持する加算器に転送命
令を出す。そして、転送が終了すると、 ”ｏ”にクリ
アする。以下、第２次から相関関数の次数分だけ各加算
器に対して同様の命令を順次用していく。
転送命令を出す。制御回路３５は転送命令ｉ を受ける
と、第１次の相関関数の結果を保持する加算器に転送命
令を出す。そして、転送が終了すると、 ”ｏ”にクリ
アする。以下、第２次から相関関数の次数分だけ各加算
器に対して同様の命令を順次用していく。
第２図は、第１図の実施例における動作を説明するため
のフローチャートである。なお、この図には、１フレー
ム分の処理のみを示しである。従って、第〆図のタイム
チャートに見られるように。
のフローチャートである。なお、この図には、１フレー
ム分の処理のみを示しである。従って、第〆図のタイム
チャートに見られるように。
フレームとフレームとが重なる場合には、同様の処理を
もう１つ並行して、または続けて行うことになる。この
フローチャートにおいて、全ての演算を開始する前に、
（１）でｉとｊを“１″に初期化し。
もう１つ並行して、または続けて行うことになる。この
フローチャートにおいて、全ての演算を開始する前に、
（１）でｉとｊを“１″に初期化し。
（２）で一番最初のフレームについての演算か否かを識
別する。第１フレームなら（４）へ分岐する。（４）で
サンプルデータ格納レジスタ２〜７の（５）を全て”０
″にクリアする。（６）でｉの示す加算器ＲＣ１（ｉ）
）に格納されている相関関数Ｃ７を次の処理に転送し。
別する。第１フレームなら（４）へ分岐する。（４）で
サンプルデータ格納レジスタ２〜７の（５）を全て”０
″にクリアする。（６）でｉの示す加算器ＲＣ１（ｉ）
）に格納されている相関関数Ｃ７を次の処理に転送し。
（８）で該加算器ＲＣ１（ｉ）を０″にクリアする。こ
の状態が（７）と（９）に見られる。α０でｐ次分の相
関関数を全て転送したか否かを識別し、全て転送し終っ
゛たならば、αつでｉ、Ｊを１”に初期化する。ｐ次分
転送していなければ（６）でｉの値を“１″増やす。
の状態が（７）と（９）に見られる。α０でｐ次分の相
関関数を全て転送したか否かを識別し、全て転送し終っ
゛たならば、αつでｉ、Ｊを１”に初期化する。ｐ次分
転送していなければ（６）でｉの値を“１″増やす。
α１で１つのサンプルデータＸｊをａ４に示すレジスタ
ＲＸ １ （１）に格納し、αｅでサンプルデータ格納
レジスタの内容をαＱのように１つ後段のレジスタへ全
て転送する。転送前にレジスタＲＸＩφ）にあった内容
、つまり一番古いサンプルデータは捨てられることにな
る。
ＲＸ １ （１）に格納し、αｅでサンプルデータ格納
レジスタの内容をαＱのように１つ後段のレジスタへ全
て転送する。転送前にレジスタＲＸＩφ）にあった内容
、つまり一番古いサンプルデータは捨てられることにな
る。
続いて、（１のでレジスタｋをｐに初期化し、 （１１
でに次の相関関数を演算し、０→に示すように、加算器
ＲＣＩ （ｋ）に格納する。（ホ）ではｋの値を１つ減
少し、Ｑ埠でｐ次分の相関関数を全て演算したか否かを
判別する。ｐ次分の演算が終了してなければ。
でに次の相関関数を演算し、０→に示すように、加算器
ＲＣＩ （ｋ）に格納する。（ホ）ではｋの値を１つ減
少し、Ｑ埠でｐ次分の相関関数を全て演算したか否かを
判別する。ｐ次分の演算が終了してなければ。
０印からくり返す。全ての相関関数の演算が終了したら
７（イ）でｊの値を１つ増加し、（３）で１フレーム分
のサンプルデータ、つまシｎ個分のサンプルデータにつ
いて相関関数が終了したか否か判別する。
７（イ）でｊの値を１つ増加し、（３）で１フレーム分
のサンプルデータ、つまシｎ個分のサンプルデータにつ
いて相関関数が終了したか否か判別する。
終了していなければ、（至）へ、終了していれば〈４）
に分岐する。
に分岐する。
以上の説明により明らかなように２本発明によれば、相
関関数を高次側から演算するよう乗算器及び加算器を配
列し２かつ１フレーム分の相関関数の演算が終了した加
算器に対して低次側から次の処理回路へ転送命令を出し
、転送し終った加算器のみを°゛０″にすることによっ
て、従来技術における相関関数格納用レジスタが不要に
なり、レジスタの使用効率が高められて経済性の向上が
得られる。
関関数を高次側から演算するよう乗算器及び加算器を配
列し２かつ１フレーム分の相関関数の演算が終了した加
算器に対して低次側から次の処理回路へ転送命令を出し
、転送し終った加算器のみを°゛０″にすることによっ
て、従来技術における相関関数格納用レジスタが不要に
なり、レジスタの使用効率が高められて経済性の向上が
得られる。
第１図は本発明による実施例の回路構成を示すブロック
図、第２図は、第１図の実施例における動作を説明する
ためのフローチャート、第３図は入力アナログ信号から
相関関数を求めるまでの過程を示すタイムチャート、第
４図は従来の相関関数演算回路の構成例を示すプロ、り
図である。 図において、１は弁別回路、２〜７はサンプルデータ格
納用レジスタ、８〜１２は転送回路。 １４〜１８は来演器、１９〜２３は加算器、２９はクリ
ア回路、３０は転送制御回路、３２．３３は相関関数演
算部、３４は制御回路、３５は転送用制御回路である。 第３因 フレーム１′ ノＩ′−＼
図、第２図は、第１図の実施例における動作を説明する
ためのフローチャート、第３図は入力アナログ信号から
相関関数を求めるまでの過程を示すタイムチャート、第
４図は従来の相関関数演算回路の構成例を示すプロ、り
図である。 図において、１は弁別回路、２〜７はサンプルデータ格
納用レジスタ、８〜１２は転送回路。 １４〜１８は来演器、１９〜２３は加算器、２９はクリ
ア回路、３０は転送制御回路、３２．３３は相関関数演
算部、３４は制御回路、３５は転送用制御回路である。 第３因 フレーム１′ ノＩ′−＼
Claims (1)
- １、１フレーム分のサンプルデータを順次格納する複数
のレジスタと、次のサンプルデータが最初のレジスタに
格納される前に、それぞれに格納されているサンプルデ
ータをそれぞれ後段にある前記レジスタへ転送するため
の複数の転送回路とを含む相関関数演算回路において、
前記サンプルデータが前記最初のレジスタに格納される
ごとに、該レジスタが格納するデータとそれぞれ後段の
複数のレジスタが格納するデータとを順次乗算する複数
の乗算器と、これ等複数の乗算器の出力データをそれぞ
れうけて、次々と加算していく複数の加算器とを備え、
１フレーム分の演算が終了すると、前記複数の加算器の
次数の低い演算結果から順次次の処理回路へ転送し、転
送し終った加算器を直ちに“０”にクリアすることを特
徴とする相関関数の演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193368A JPS6172363A (ja) | 1984-09-14 | 1984-09-14 | 相関関数の演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193368A JPS6172363A (ja) | 1984-09-14 | 1984-09-14 | 相関関数の演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6172363A true JPS6172363A (ja) | 1986-04-14 |
Family
ID=16306746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59193368A Pending JPS6172363A (ja) | 1984-09-14 | 1984-09-14 | 相関関数の演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6172363A (ja) |
-
1984
- 1984-09-14 JP JP59193368A patent/JPS6172363A/ja active Pending
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