JPS6169842U - - Google Patents
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- Publication number
- JPS6169842U JPS6169842U JP15364584U JP15364584U JPS6169842U JP S6169842 U JPS6169842 U JP S6169842U JP 15364584 U JP15364584 U JP 15364584U JP 15364584 U JP15364584 U JP 15364584U JP S6169842 U JPS6169842 U JP S6169842U
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- coating layer
- alloy
- semiconductor
- frame according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000002344 surface layer Substances 0.000 claims description 5
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 229910000990 Ni alloy Inorganic materials 0.000 claims 1
- 229910001297 Zn alloy Inorganic materials 0.000 claims 1
- 229910052802 copper Inorganic materials 0.000 claims 1
- 229910052759 nickel Inorganic materials 0.000 claims 1
- 229910052725 zinc Inorganic materials 0.000 claims 1
- 239000000463 material Substances 0.000 description 6
- 239000012790 adhesive layer Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
第1図aはCu合金条の片面の全面に亘つてN
i材被覆層とZn材表層とを設けた本考案による
リードフレームの縦、横の断面を示した拡大斜視
図。第1図bはCu合金条の両面の全面にNi材
被覆層を設け、その片面の全面にZn表層を設け
た本考案によるリードフレームの縦横の断面を示
した拡大斜視図。第1図cはCu合金条の両面の
全面にNi材被覆層とZn材表面を設けた、本考
案によるリードフレームの縦、横の断面を示した
拡大斜視図である。第1図dは、本考案によるリ
ードフレームを用いた半導体DIP型パツケージ
の断面図である。第2図はリードフレームの平面
図で第3図はリードフレームの断面図である。 1:タブ部、2:素子(チツプ)、3:接着層
、4:電極パツド、5:インナリード部、6:ワ
イヤボンデイング細線、7:樹脂、8:タイバー
、9:アウターリード部、10:リードフレーム
基体、11:Ni材被覆層、12:Zn材表層。
i材被覆層とZn材表層とを設けた本考案による
リードフレームの縦、横の断面を示した拡大斜視
図。第1図bはCu合金条の両面の全面にNi材
被覆層を設け、その片面の全面にZn表層を設け
た本考案によるリードフレームの縦横の断面を示
した拡大斜視図。第1図cはCu合金条の両面の
全面にNi材被覆層とZn材表面を設けた、本考
案によるリードフレームの縦、横の断面を示した
拡大斜視図である。第1図dは、本考案によるリ
ードフレームを用いた半導体DIP型パツケージ
の断面図である。第2図はリードフレームの平面
図で第3図はリードフレームの断面図である。 1:タブ部、2:素子(チツプ)、3:接着層
、4:電極パツド、5:インナリード部、6:ワ
イヤボンデイング細線、7:樹脂、8:タイバー
、9:アウターリード部、10:リードフレーム
基体、11:Ni材被覆層、12:Zn材表層。
Claims (1)
- 【実用新案登録請求の範囲】 (1) Cu又はCu合金の板又は条より成型され
たリードフレームにおいて、リードフレーム基体
上に、Ni又はNi合金の被覆層を有し、該被覆
層の上方に、Zn又はZn合金の表層を有するこ
とを特徴とする半導体フリードフレーム。 (2) 上記の被覆層は、その厚さは0.1〜5μ
である実用新案登録請求の範囲第1項記載の半導
体リードフレーム。 (3) 上記の表層は少なくともインナーリード端
部に施されている実用新案登録請求の範囲第1項
記載の半導体リードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15364584U JPS6169842U (ja) | 1984-10-13 | 1984-10-13 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15364584U JPS6169842U (ja) | 1984-10-13 | 1984-10-13 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6169842U true JPS6169842U (ja) | 1986-05-13 |
Family
ID=30711655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15364584U Pending JPS6169842U (ja) | 1984-10-13 | 1984-10-13 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6169842U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021120991A (ja) * | 2020-01-30 | 2021-08-19 | 大口マテリアル株式会社 | リードフレーム |
-
1984
- 1984-10-13 JP JP15364584U patent/JPS6169842U/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021120991A (ja) * | 2020-01-30 | 2021-08-19 | 大口マテリアル株式会社 | リードフレーム |
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