JPS6165522A - 電源電圧検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサを内蔵した装置の電源電圧
検出回路に関する。

〔従来技術〕

磁気バブルメモリ装置は機械的可動部分のない完全固体
素子で構成され、不揮発性、書換え可能高記憶密度、高
信頼性等を特徴としており、計算機あるいは交換機用の
ファイルメモリ等の応用分野ですでに実用化されている
。一般に、磁気バブルメモリ装置は記憶部分となる磁気
バブルメモリと、駆動回路、検出回路、およびマイクロ
プロセッサを中心とする制御回路等から構成される。

ところで、磁気バブルメモリ装置は不揮発性ではあるが
、もし磁気バブルメモリの動作中ＫＫ源の切断あるいは
電源電圧の低下が生じ、磁気バブルメモリの正常な駆動
停止が行なわれなかった場合には、その不揮発性は保証
されない。このため、通常の磁気バブルメモリ装置には
、電源電圧検出器が備えられ、電源電圧が予め定められ
た基準電圧以下になると、電源断検出信号が制御回路に
送られ、磁気バブルメモリの正常な駆動停止の処理が行
なわれる。この処理はマイクロプロセッサを中心とした
制御回路において通常、割込み処理で行なわれ、処理時
間は数十μｓｅｃ〜数百μｓｅｃ　　必要とされる。

一方、磁気バブルメモリ装置の電源投入時には、マイク
ロプロセッサの内部リセット処理が行なわれる。一般に
、この内部リセット処理には数ｍ５ｅｃの時間を要し、
このためにコンデンサおよび抵抗からなるリセット回路
をマイクロプロセッサのリセット端子に接続して、電源
投入後、電源電圧が所定の値に達した後、一定時間リセ
ット端子をローレベルあるいはハイレベルに保って、こ
の間にマイクロプロセッサの内部リセット処理を行なっ
ていた。

従来の磁気バブルメモリ装置では、上記の電源切断時の
電源検出回路と電源投入時の電源検出回路がそれぞれ独
立した動作を行なっていたため、電源の切断、投入が瞬
時に続けて行なわれると、磁気バブルメモリ装置の正常
な駆動停止処理が終了しないうちにマイクロプロセッサ
の内部リセット処理が実行され、マイクロプロセッサが
暴走するという欠点を有していた。

〔発明の目的〕

本発明の目的は、電源の切断、投入を吋時に続ことにあ
る。

〔発明の構成〕

本発明の電源電圧検出回路は、電源電圧検出器からの検
出信号をマイクロプロセッサへの割込み入力信号とし、
かつ前記検出信号を遅延回路を通じてマイクロプロセン
ナのリセット端子に入力させる構成とし、この遅延回路
は、電源の立下り時にはマイクロプロセッサの割込み処
理に必要な第１の遅延時間をもち、電源の立上り時には
マイクロプロセッサの内部リセット処理に必要な第２の
遅延時間をもつことを特徴とする。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例に係る磁気バブルメロプロセ
ッサ１は割込み端子１１の電位の立下りによって不図示
の磁気バブルメモリの駆動停止の割込み処理を行ない、
リセット端子Ｉ２の電位が所定のリセット電位ＶＲ以下
になると内部リセット処理を行なう。電源電圧検出器２
は電源Ｅｉ、　ＥＥ　Ｖｃｃ（通常、＋５ｖ）が予め設
定された基準電位ＶＳより大きいときにはハイレベルの
、基準電位ＶＳ以下のときにはローレベルの電源検出信
号Ｓ１をマイクロプロセッサｌの割込み端子工、および
、遅延回路３に出力する。遅延回路８は抵抗Ｒ，、Ｒ，
ＩコンデンｆＣ，、Ｃ，、論理回路Ｍ、　、　Ｍ、から
なり、電源電圧検出器２から入力される電源検出信号Ｓ
、が立下ると、電源検出信号Ｓ、を遅延時間屯だけ遅延
したリセット信号Ｓ、を、また電源検出信号Ｓ、が立上
ると、ローレベルからハイレベルにゆっくりと上昇し、
遅延時間ｄ１経過後にリセット電位ＶＲｉＣ達するリセ
ット信号Ｓｔをそれぞれマイクロプロセッサ１のリセッ
ト端子工、に出力する。

次に、第２図のタイミング図を参照しながら本実施例の
動作を説明する。

電源の切断等により電源電位ＶＣＣが低下し、時刻ｔ１
に基準電位ｖｓ　に達すると、電源電圧検出器２が出力
する電源検出信号Ｓ１がローレベルに立下り、マイクロ
プロセッサ１が不図示の磁気バブルメモリの駆動停止の
割込み処理を行なうとともに、遅延回路３内のＡ点の電
位ＶＡが抵抗Ｒ２とコンデンｆＣ１から決定される時定
数にしたがって低下する。そして、遅延時間ｄ１経過後
の時刻ｔ、にＡ点の電位ＶＡが論理回路Ｍ、のしきい値
電位ＶＴに達し、リセット信号Ｓ、が立下る。なお、遅
延時間ｄ１が、マイクロプロセッサ１が実行する磁気バ
ブルメモリの駆動停止の割込み処理に要する時間より大
きくなるように、抵抗Ｒ３およびコンデンサＣＩの各値
が設定されている。また、リセット信号Ｓ２の立下りに
よりコンデンサＣ１は放電する。

次に、電源の投入により電源電圧Ｖｃｃか上昇し、時刻
ｔ、に基準電位ＶＳ　に達すると、電源検出信号Ｓ１が
ハイレベルに立上り、ローレベルのリセット信号Ｓ２に
よってマイクロプロセッサ１は内部リセット処理を行な
う。さらにこの時刻ｔ、に、Ａ点の電位ＶＡ　が上昇を
始めるとともに、抵抗Ｒ７を介して′ｉ源電圧ＶＣＣと
接続されたコンデンサＣ２の充電が始まる。従って、リ
セット信号Ｓ、はＡ点の電位ＶＡ　が論理回路Ｍ１のし
きい値電位ＶＴ　Ｊ、：越えても急洗はハイレベルに立
上らず、抵抗Ｒ３とコンデンサＣ１から決定される時定
数にしたがって徐々に上昇する。そして、時刻ｔ、から
ａ抵当間ｄ、経過した時刻ｔ４にリセット信号Ｓ、かり
七ツ）’４位ｙｐ、に達する。なお、この遅延時間ｄ２
が、マイクロプロセラ−７″１が実行する内部リセット
処理Ｋｉする時間より大きくなるように、抵抗Ｒ７およ
びコンデンサＣ１の各値が設定されている。

また、電源の切断、投入が瞬時に続けて行なわれ、遅延
時間ｄ１が経過しないうちに電源検出信号Ｓ１が立上る
と、電源検出信号Ｓ１の立上りとともにＡ点の電１位Ｍ
人　　も上昇するので、Ａ点の電位ＶＡが論理回路Ｍの
しきい値電位ＶＴ　に達することはなく、リセット信号
Ｓ、はハイレベルのままで立下らない。従って、マイク
ロプロセラｆ１は内部リセット処理を行なわず、磁気バ
ブルメモリ装置の正常な動作停止処理を実行した後、衿
び正常な動作を続行する。

〔発明の効果〕

以上説明し、たように、本発明によれば、電源が瞬時に
続けて切断、投入されても、磁気バブル、ノそり装置の
正常な動作停止処理が実行されるので、磁気バブルメモ
リ装置の不揮発性が保証され、マイクロプロセッサの暴
走を防止することができる。

【図面の簡単な説明】

図の実施例のタイミング図である。 ｌ゛・・・・・マイクロプロセッサ。 ２・・・・・・電源電圧検出器、３・・・・・・遅延回
路。 ＶＣＣ・・・電源電位Ｉ　　　　１１・・・・・・割込
み端子。 ■、・・・・・・リセット端子Ｉ　　Ｓ、・・・・・・
電源検出信号。 Ｓ、・・・・・・リセット信号＋　　ｄ、＊　ｄｔ’・
・遅延時間。

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサを内蔵した装置において、電源電圧
   が基準電圧以上か否かを検出し、基準電圧以下になった
   ことを検出したときにマイクロプロセッサに割込み処理
   を行なわせる電源電圧検出器と、 電源電圧が基準電圧を越えた値から低下して基準電圧に
   なったときに前記割込み処理に必要な第１の遅延時間を
   有し、基準電圧未満の値から上昇して基準電圧になった
   ときにマイクロプロセッサのリセット処理に必要な第２
   の遅延時間を有してマイクロプロセッサにリセット信号
   を出力する遅延回路を有することを特徴とする電源電圧
   検出回路。