JPS6160464B2

JPS6160464B2 -

Info

Publication number: JPS6160464B2
Application number: JP55093621A
Authority: JP
Inventors: Makoto Kimura
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1980-07-09
Filing date: 1980-07-09
Publication date: 1986-12-20
Also published as: JPS5719826A

Description

【発明の詳細な説明】本発明はタイマー回路に係り、例えば入出力制
御装置とチヤネル装置間のデータ転送の時間監視
を行うタイマー回路に関する。

一般に、チヤネル制御装置（CHC）の制御下
にある複数のチヤネル装置（CH）と入出力制御
装置（IOC）との間で所定シーケンスに従つて制
御信号のやりとりを行う場合、上述IOCとCHと
の間を正しくやりとりするために当該制御信号の
やりとりが所定時間内に行われているか否か時間
監視を必要をすることがある。

該時間監視は様々であり、また大型システムに
おいては、複数のCHを１つのCHCが集中して制
御し、上述時間監視のための各CHに対して、該
CHと同数の独立したタイマー回路が用意され
る。

ここで、CHCは一般に複数のCHを時分割制御
している。例えば／０インターフエースの制御
に関しては、CHCのハードウエアはパイプライ
ン制御と呼ばれる方式を採用している。

第３図は、CHCパイプライン制御構造の一例
を示す図である。

第３図において、１０〜１７はCH番号、制御
情報等を格納するレジスタであつてクロツクによ
りシフト動作が行われるもの、１８〜２５はステ
ージ制御部であつて、各ステージに個有の動作を
複数CHに対して順次行つてゆくもの、２６はCH
からのタグ情報等を保持するレジスタ、２７はタ
イマーからの基準パルス等を保持するレジスタ、
２８は他制御部からの信号等を保持するレジス
タ、２９は当該ステージ個有の制御を行う制御
部、３０はCHへのタグ情報等を保持するレジス
タ、３１はタイマーへのスタート／ストツプ指示
情報等を保持するレジスタ、３２は他制御部への
信号等を保持するレジスタである。

第３図においては、ステージ４に先頭のCHO
の情報が入つている様子を示している。また、代
表的にステージ３の部分をより詳細に図示してい
る。パイプラインの各ステージは１マシンサイク
ル毎に1CHの処理を実行し、CH番号順にすべて
のCHを制御する。パイプライン全体はCH数と同
じ数のステージから構成される。各CHは１度パ
イプラインの最後まで処理が終了するとすぐに先
頭に戻されCH数と同じサイクル数で循回的に動
作する。第３図はCH数が８の場合の例である。

第３図の例では、ステージ２でCHCの他制御
部やCH部、タイマーなどからCHの制御に必要な
情報を集め、ステージ３で制御回路がそれらの情
報をもとに、さまざまな制御情報を作成し、ステ
ージ４でそれらの各部へ送出している。勿論他の
ステージはそれぞれのタイミングに応じた動作を
実行している。この様な制御方式をハードウエア
の方から見ると、１マシンサイクルごとに1CHず
つ、次々とすべてのCHを時分割に制御している
ことになる。

さて、上述したように時間監視のために各CH
に対して該CHと同数の独立したタイマー回路を
設ける必要がある。このため、上述CHCの制御
下にあるCH数に伴つて、該CHに対応するタイマ
ー回路が増えハード的構成が増大する問題があ
る。

本発明は上記問題を解決し、ハード的構成の増
大を招くことなく制御シーケンスの時間監視を行
うことを目的とする。そのため、CHCの制御下
にあるCHに対して共通の第１のカウンタと、該
CH各々に対して個別の第２のカウンタとを設
け、上述第１のカウンタおよび第２のカウンタに
より時間監視を行うことを特徴とする。

以下、図面に基づき詳細に説明する。

第１図は一従来例を説明するためのブロツク図
を示し、１はチヤネル制御装置共通制御部
（CHCA）、２はデコーダ、A0〜Anはアンド回
路、C0〜Cnはカウンタ、D0〜Dnはセレクタであ
り、複数のカウンタの２桁の状態を示す信号線路
の信号が入力され、端子CHNOに入力される情報
に対応する出力単一線路が選択され、その線路の
信号を比較パルスとして出力するものである。

CHCAは、制御下にある複数のCHとIOCとの
インターフエースの時間監視に際して、時間監視
を指示する監視スタート信号IOT、および監視す
べきCHを示すチヤネルナンバー（CHNO）とを
出力する。該CHNOはCHCAの制御下にある複数
のCHを巡回的に監視するために該CHCAに、例
えばカウンタを設けることによつて順次シーケシ
ヤルに出力される。

また、監視するか否かは上述IOTの論理によつ
て決められる。上述CHNOとIOTはデコーダ２に
よりデコードされ、当該デコード結果はアンド回
路A0〜Anの一入力端子に出力される。

一方、上述アンド回路A0〜Anの他の入力端子
にはCHCAより所定の基準クロツクCLが出力さ
れ、該クロツクCLと上述アンド回路A0〜An各々
一入力端子に出力される論理との論理積によつ
て、論理“１”が出力されるアンド回路に対応す
るカウンタが動作する。

この場合、CHNOは所定のシーケンスで１クロ
ツク毎に出力され、各CHに対して巡回的に時間
監視が行われる。

このため、上述CHCAより出力される基準クロ
ツクCLが、例えば、１〔μｓ〕の周期で送出さ
れていた場合に、アンド回路A0〜Anを介するこ
とによつて各々のカウンタにおいては、本来１
〔μｓ〕の周期で印加されるべきクロツクがｎ倍
の周期（但し、ｎ：CH数）で印加されることに
なる。よつて、CHが例えば16台においては、
各々のカウンタC0〜Cnに対するクロツクは16
〔μｓ〕の周期のクロツクとなる。そして、各カ
ウンタC0〜Cnは、上述16〔μｓ〕の周期のクロ
ツクに基づき、時間監視のための周期が数種の基
準パルスを出力する。各カウンタで作成され、各
セレクタに入力される基準パルスは時分割に動作
する各カウンタにより時分割に各々セレクタD0
〜Dnに入力され、該セレクタは入力される
CHNOに基づき該当基準パルスを選択する。

CHCA１は、上述選択される基準パルスによつ
て、例えば基準パルスが論理“０”状態から論理
“１”状態に遷移したタイミングでCHに対して制
御信号の出力を指示し、それに対するIOCの応答
信号が来る前にタイムオーバー信号TO1〜TOn
が出力されているとタイムアウトのシーケンスへ
制御が移る。

上記のようにCHCA１とCH間のデータ転送時
間監視のためのカウンタC0〜Cnは各々CH数に対
応し設けられているため、全体的にハード構成が
増大する問題を有している。例えば、時間監視の
ために512〔μｓ〕の基準パルスを必要とする場
合、カウンタC0〜Cnに印加されるクロツクが16
〔μｓ〕とすると５ビツト構成のカウンタが必要
であり、当該５ビツト構成のカウンタが、CH数
16台においては16台設けられることになる。

第３図のパイプライン構造と関連付けて説明す
ると、第３図図示の如く、ステージ３にCH１が
入つているとCH１に対応するカウンタCNTのみ
が歩進動作せしめられ、そしてまた当該カウンタ
CNTの出力のみがセレクタSELより選択出力さ
れることになる。そして次に、パイプラインがシ
フトしステージ３にCH２が入ると、CH２に対応
するカウンタCNTのみが歩進動作せしめられ、
当該カウンタCNTの出力のみがセレクタSELよ
り選択出力される。以下、同様に時分割にカウン
ト動作が行われる。

監視時間の始点から終了時点までの計測に関し
ては、例えばステージ３にあるチヤネルCHiが入
つた時点で、タイマー起動用トリガー信号が存在
すると、当該CHiに対応するカウンタCNTが歩進
動作を開始し、該ステージ３にCHiが入る毎にカ
ウンタCNTが歩進してゆき、以後該ステージ３
にCHiが入つた時点でタイマー終了信号が存在し
ていれば、その時点の対応カウンタCNTの値の
調べることにより当該CHiに関する時間計測は終
了することになる。

第２図は本発明の一実施例を説明するためのブ
ロツク図を示し、３，４，E0〜Enはカウンタ、
５はセレクタ、Q0〜Qnは個別部、R0〜Rnはレ
ジスタである。尚、セレクタ５の出力線路は本実
施例の場合単一線路であり、従来と同様２つの論
理レベル“０”又は“１”の状態は基準時間とな
つたか否かを表示するものとして説明する。

図において、CHCA１に制御下にあるCHに対
応するシーケンスの時間監視を行う場合、次の動
作をする。CHCA１は時間監視のためのパルスを
どの程度の周期で監視するかを指示するタイムパ
ターンTSをレジスタR0〜Rnを各々に出力する。
また、カウンタ３および４に対して基準クロツク
CLを出力し、上述カウンタ３は監視すべきCHを
示すCHNOを１クロツク毎に出力する。カウンタ
４は１クロツク毎にカウント動作をし複数の基準
パルスをセレクタB0〜Bnに出力する。

一方、デコーダ２は上述カウンタ３から出力さ
れるCHNOデコードし、該CHNOが示すCHに対
応する個別部、例えばQ0のレジスタR0を選択す
る。該選択されるレジスタR0は先に印加されて
いるタイムパターンTSを格納すると共に、同一
個別部Q0のセレクタB0に出力する。当該セレク
タB0は上述タイムパターンTSに基づき、カウン
タ４より出力される複数の基準パルス中、該当基
準パルスを選択する。該セレクタB0を介して選
択される基準パルスはカウンタE0によつてカウ
ントされ、所定数カウント後、比較パルスをセレ
クタ５を介してCHCA１へ出力する。

この場合、上述比較パルスが512〔μｓ〕で出
力されるとすると、CHCA１は該512〔μｓ〕で
出力される論理に基づき制御信号のやりとりが所
定時間内に行われたか否か判別する。

上記のようにCHCA１とCH間のデータ転送の
監視はカウンタ４およびE0から生成される比較
パルスによつて行われる。ここで注意すべき点は
上述カウンタ４が複数のCHに対して１つ設けら
れ、CHに対応する個別部Q0〜Qnは各々カウン
タE0〜Enを備え、上述カウンタ４と各個別部の
カウンタ、例えばカウンタE0との組合せによつ
て時間監視のための比較パルスを生成しているこ
とである。これは、本来９ビツト構成のカウンタ
を各々のCHで必要とする場合に、例えばカウン
タ４を７ビツト構成、カウンタE0〜Enを各々２
ビツト構成のカウンタとすることにより、各CH
に対して９ビツト構成のカウンタを各々設けたこ
とを意味する。よつて、複数のCHに対して共通
のカウンタ（７ビツト構成）を１つ設け、各CH
に対応する個別部においては各々２ビツト構成の
カウンタで済むことになる。

即ち、時間監視のための比較パルスを生成する
カウンタのハード的構成は、全体的に縮少でき
る。尚、第２図においてはセレクタSEL５から１
出力線のみ出すよう構成しているが、これは上述
した第３図のパイプライン構造の説明からも明ら
かなように、複数のチヤネルCHの時間監視を時
分割で行つているため、当該時点に処理対象とさ
れているチヤネルCHに対応する出力のみ出せば
よいからである。

以上のように、本発明によれば、複数のCHに
対して共通のカウンタを１つ設けると共に、各
CHに対応する個別部において各々個別のカウン
タを備え、上述共通のカウンタと各個別部のカウ
ンタとの組合せにおいて比較パルスを生成するこ
とにより、同一の比較パルスを生成する場合にカ
ウンタのしめるハード的構成を縮少することがで
きる。

【図面の簡単な説明】

第１図は一従来例を説明するためのブロツク
図、第２図は本発明の一実施例を説明するための
ブロツク図、第３図はCHCのパイプライン制御
構造の一例を示す図である。１……チヤネル制御装置共通制御部、２……デ
コータ、Q0〜Qn……個別部、５，B0〜Bn……セ
レクタ、R0〜Rn……レジスタ、３，４，E0〜En
……カウンタ。

Claims

【特許請求の範囲】

１所定クロツクに基づき周期の異なる複数の基
準パルスを出力する第１のカウンタと、複数の被
監視装置毎にもうけられ外部装置より印加される
監視すべき時間を示すデータに基づき上述第１の
カウンタより出力される基準パルスを選択する回
路と、複数の被監視装置毎にもうけられ当該選択
される基準パルスを所定数カウント後比較パルス
を出力する第２のカウンタとを備え、上述第１の
カウンタと該第２のカウンタとの組合せによつて
時間監視のための比較パルスを生成することを特
徴とするタイマー回路。