JPS6159912A - Ttl回路 - Google Patents

Ttl回路

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JPS6159912A
JPS6159912A JP18064084A JP18064084A JPS6159912A JP S6159912 A JPS6159912 A JP S6159912A JP 18064084 A JP18064084 A JP 18064084A JP 18064084 A JP18064084 A JP 18064084A JP S6159912 A JPS6159912 A JP S6159912A
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JP
Japan
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transistor
low level
potential
output
circuit
Prior art date
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Pending
Application number
JP18064084A
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English (en)
Inventor
Yasushi Yasuda
保田 康
Osamu Oba
大場 収
Akinori Tawara
田原 昭紀
Hiroshi Enomoto
宏 榎本
Masao Kumagai
正雄 熊谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPS6159912A publication Critical patent/JPS6159912A/ja
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/088Transistor-transistor logic
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003Modifications for increasing the reliability for protection
    • H03K19/00307Modifications for increasing the reliability for protection in bipolar transistor circuits

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の、!′U用分野) 本発明は、TTL回路に関し、特にオフバッファ回路を
有するいわゆるトーテムポール壓出力回路を備えかつワ
イヤード論理動作を可能としたTTL回路に関する。
(従来の技術) 第6図は、従来形のTTL回路の1例を示す。同図の回
路は、入力トランジスタQ1%位相反転回路用トランノ
スタQ2N インバータトランジスタQ1%プルアップ
用トランノスタすなわちオフバ、ファトランソスタQ4
%ダイオードDI、および抵抗R1t R2+ R3t
 R4を備えている。
第6図の回路において、入力端子IN、が低レベルの場
合は、トランジスタQ1がオンとなりてトランジスタQ
zのペース電圧を低レベルに引き下げる。これによシ、
トランジスタQzがカットオフし、エミ、り電圧が低レ
ベルかつコレクタ電圧が高レベルとなる。したがって8
、トランジスタQ3がカットオフ、トランジスタQ4が
オンとなって出力端子OUT、が高レベルとなる。また
、逆に入力端子IN1カ高レベルの場合はトランジスタ
QlがカットオフしトランジスタQ2のベース電流が電
源vccから抵抗R1、トランジスタQlのペースコレ
クタ間回路を介して供給され該トランジスタQ2がオン
となる。これによシ、トランジスタQ3がオン、トラン
ジスタQ4がオフとなって出力OUT。
の電位が低レベルとなる。このようにして、第6図の回
路はインバータとして動作する。
ところで、第6図に示すTTL回路において、ワイヤー
ド論理動作を行なう丸めその出力OUT、を他の同様の
TTL回路の出力OUT、と接続した場合を考える。こ
の場合、2つの出力OUT、およびOUT。
が共に高レベルまたは低レベルの場合は問題はないが、
一方の出力例えばOUT、が高レベルでありて、他方の
出力OUT、が低レベルの場合、すなわちトランジスタ
Q4がオン状態でありかつ他のTTL回路のインバータ
トランジスタQs’がオンである場合には、電源vcc
から抵抗R4、トランジスタQ4、ダイオードDl、各
出力端子OUT t 、OUT t、およびトランジス
タQs’の経路で大電流が流れるためワイヤード論理動
作を行なわせることが不可能となる。すなわち、この場
合に流れる電流はいわゆるIO8,すなわちTTL回路
において出力が高レベルの状態で出力端子を短絡した場
合の電流、に相当する大電流となシ、各出力トランジス
タの破壊を生じ、あるいは出力端子の電圧が不安定な状
態となる等の不都合がありた。
第7図は、従来形のTTL回路の他の例を示す。
同図の回路は、いわゆる低消費電力型のTTL回路であ
りて、トランジスタQs  、Qs・・・e Q16 
sダイオードD2および抵抗R1i  * R61・・
・、R11等によって構成される。
第7図の回路において、入力端子IN1の電位が低レベ
ルの場合はダイオードD2を介してトランジスタQ?の
ペース電位が低レベルに引き下げられ該トランジスタQ
7がオフとなる。したがって、トランジスタQrt *
 Qtoが共にオフ、トランジスタQ$およびQ9が共
にオンとなって出力端子01JT lが高レベルとなる
。これに対して入力端子IN、が高レベルの場合はトラ
ンジスタQ6がオンとなってトランジスタQγのペース
電位を高レベルに引き上げる。したがって、該トランジ
スタQ7がオンとなシトランジスタQroがオン、かつ
トランジスタQ8およびQ9が共にオフとなって出力端
子OUT 1が低レベルとなる。なお、ダイオードD、
は入力端子INの電位が高レベルから低レベルに変化し
た場合にトランジスタQ70ペース電荷を急速に放電さ
せるものであり、トランジスタQ6は入力端子IN、の
電位が低レベルから高レベルに変化した場合にオンとな
ってトランジスタQ7のペース電位を急速に高レベルに
引き上げる動作を行なうものである。また、トランジス
タQllは、入力端子IN、の電位が高レベルから低レ
ベルに変化する時にインバータトラ二/ノスタQ1oの
ペース電荷を急速に放電するためのものでちる。
第7図に示すTTL回路においても、その出力端子OU
T、を他のTTL回路の出力端子OUT、と接続してワ
イヤード論理動作を行なう場合には前述と同様の不都合
が生ずる。すなわち、例えば、トランジスタQ6および
Q9が共にオン状態であシかつ他のTTL回路のインバ
ータトランジスタQIG’がオンである場合には電#、
vCcから抵抗R6、トランジスタQs 、Qハ各出力
端子0UTI  + 0UT2 、およびトランジスタ
Qto’を介して大電流が流れる。
以上のように、従来形のオフバッファ回路を有するTT
L回路においてはワイヤード論理動作を行なわせること
が不可能であった。
(発明が解決しようとする問題点) 本発明は、前述の従来形における問題点に鑑み・オフバ
ッファ回路を有するTTL回路において、所定の条件下
で該オフバッファ回路のトランジスタをカットオフする
ためのトランジスタを設けるという構想に基き、オフバ
ッファ回路の特徴である高速性を維持しつつワイヤード
論理動作を可能とすることを目的とする。
(問題点を解決するための手段) 本発明によれば、第1図にその構成を示すようにインバ
ータトランジスタとプルアップ用トランジスタとを有す
るトーテムポール形出力回路部、該インバータトランジ
スタと該プルアップ用トランジスタに互に逆相の駆動信
号を供給する位相反転回路部、該インバータトランジス
タと略同相で動作する制御回路部、および該制御回路部
の出力と出力端子間の電圧に応じて導通し該プルアップ
用トランジスタをカットオフするスイッチングトランジ
スタを具備することを特徴とするTTL回路が提供され
る。
尚、上記制御回路部を駆動する駆動信号は、位相反転回
路部及び出力回路部から供給される。
(作用) 上述のような構成を用いることによシ、出力端子が互い
に接続された複数のTTL回路の1つの出力が低レベル
である場合には他のTTL回路のオフバッファトランジ
スタがカットオフするように動作し、以ってワイヤード
論理動作が実現されると共に出力トランジスタに大電流
が流れることが防止される。
(実施例) 以下、図面によフ本発明の詳細な説明する。
第2図は、本発明の1実施例に係わるTTL回路を示す
ものであって、前述の第6図の従来形の回路を改良した
ものである。第2図の回路は、第6図の回路における位
相反転用トランジスタQl t−マルチエミッタトラン
ジスタQ2’と置き換えさらにトランジスタQ+2 +
 Qrs、およびダイオードD3抵抗R12r RJj
 # R14を追加したものである。マルチエミッタト
ランジスタQz’の−っのエミッタは抵抗R,を介して
接地されると共にインバータトランジスタQ3のペース
に接続されている。マルチエミッタトランジスタQz’
の他のエミッタは抵抗R12t−介して接地されると共
にトランジスタQ1zのペースに接続されている。トラ
ンジスタQ12のエミッタは抵抗R14を介して接地さ
れ、コレクタはトランジスタ(hsのペースおよびダイ
オードDSのカソードに接続され、また抵抗R13を介
して電源vccに接続されている。ダイオードD3のア
ノードは出力端子OUT、に接続されている。
トランジスタQ13のコレクタおよびエミッタはそれぞ
れオフバッファ用トランジスタQ4のペースおよびエミ
ッタに接続されている。オフバッファ用トランジスタQ
4のペースは前述のマルチェミ、タトランジスタQz’
のコレクタに接続されている。
第2図のすTL回路においては、入力端子IN、の電位
が低レベルにある場合は、トランジスタQ。
がオンしてマルチエミッタトランジスタQz’のベース
電位は低レベルとなシ、トランジスタQ2’がカットオ
フすた、トランジスタQ3およびトランジスタQ12の
ペース電位も低レベルとなって、トランジスタQs 、
Q12は共にカットオフしている。
トランジスタQz’ + Q+zが共にカットオフして
いるので、トランジスタQ41Q13も共にカットオフ
状態となっている。
次に入力端子IN、の電位が低レベルから冒レベルに変
化するとトランジスタQ1がカットオフしi1!源V。
、から抵抗IζlおよびトランジスタQsのペースコレ
クタ間回路を介してマルチエミッタトランジスタQz’
のペースにtillが流れる。これによシ、該トランジ
スタQ、/がオンとなシ各エミッタ電位カ高レベルとな
ってトランジスタQ12およびQsが共にオンとなる。
筐た、この時マルチエミッタトランジスタ(h’のコレ
クタ電位が低レベルとな夛トランジスタQ4がカットオ
フする。このトランジスタQ4のカットオフと同時にト
ランジスタQ12のコレクタ電位は低レベルとなり、ト
ランジスタQ13もカットオンする。したがって、出力
端子OUT 、の電位は低レベルとなる。
これに対して、入力端子INlが高レベルから低レベル
に変化する場合はトランジスタQ1がオンとなシトラン
ジスタQ2’のペース電位が低レベルに引き下げられて
該トランジスタQ2/がカットオフする。これによシ、
マルチエミッタトランジスタQ!′の各エミッタの電位
が低レベルとなJ)ランジスタQ12およびQsが共に
力、トオフする。
また、マルチエミッタトランジスタQ2’のコレクタが
高レベルとなるからトランジスタQ4がオンとなpl 
トランジスタQ3のコレクタ電位、すなわち出力端子O
UT lの電位は急峻に高レベルとなる0次にトランジ
スタQ12のコレクタ電位がトランジスタQ3のコレク
タ電位に追従して基レベルとなるので、トランジスタQ
13がオンとなり、トランジスタQ4をカットオフする
なお、トランジスタQ3が光合にカットオフ状態になれ
ば、トランジスタQ13もカットオフ状態となる。
ところで、第2図のTTL回路の出力端子OUT 。
が他のTTL回路の出力端子OUT 、の出力と接続さ
れている場合には、双方のTTL回路の出力が共に高レ
ベルあるいは共に低レベルであれば共通の出力端子OU
Tの電位がそれぞれ高レベルあるいは低レベルとなるこ
とは明らかである。
次に、入力端子IN1の電位が低レベルでhって他のT
TL回路のインバータトランジスタQs’がオンすなわ
ち出力端子OUT、が低レベルの場合の動作を考察する
。この場合には前述のようにマルチエミッタトランジス
タQ2’がオフとなっておシトランジスタQ+zおよび
Qsが共にカットオフ、かつトランジスタQ4およびト
ランジスタQrsのペース電位が高レベルとなっている
。このため、プルアップ用トランジスタQ4をカットオ
フするスイッチングトランジスタQ13がオンとなシト
ランジスタQ4のペースエミッタ間を短絡しペース電流
をパイ・ヤスする。これにより、出力端子OUT 1の
電位が低レベルに保たれると共に電源vccから出力端
子OUT、に大電流が流れることが防止される・このよ
うにして、第2図のTTL回路はワイヤード論理動作す
なわちワイヤードアンド動作を行なうことが可能となる
第3図は、本発明の他の実施例に係わるTTL回路を示
すものであって前述の第6図の従来形の回路を改良した
ものである。
第3図の回路は第6図の回路における位相反転用トラン
ジスタQ2のコレクタ側にレベルシフトダイオードD7
を追加し、さらにトランジスタQl!および抵抗R13
を追加したものである。
レベルシフトダイオードD7のカソードは位相反転用ト
ランジスタQ2のコレクタおよびスイッチングトランジ
スタQ130ペースに接続されると共に抵抗gtsを介
して、電源”ccに接続されている。レベルシフトダイ
オードD7のアノードはプルアップトランジスタQ4の
ペースおよびスイッチングトランジスタQrxのコレク
タに接続されると共に抵抗R1を介して電源”CGに接
続されている。スイッチングトランジスタQ13のエミ
ッタはプルアップトランジスタQ4のエミッタおよびダ
イオードD1のアノードに接続されている。
第3図のTTL回路においては入力端子■N1の電位が
低レベルである場合にはダイオードD6がオンとなシト
ランジスタQ2のベース電位が低レベルであり該トラン
ジスタQ2がカットオフしている。これによシトランジ
スタQ2のエミッタ電位も低レベルとなりて、トランジ
スタQ3はカットオフしている。またこのときトランジ
スタQ2のコレクタ電位およびダイオードD7のアノー
ド電位は高レベルとなっているがトランジスタQ、がカ
ットオフのため、出力端子OUT !は高レベルとなっ
ているのでトランジスタQ4およびトランジスタQ13
は共にカットオフ状態となっている。
次に入力端子IN1の電位が低レベルから高レベルに変
化した場合は、ダイオードD6がオフとなシミ源vCC
から抵抗R1を介してトランジスタQ2のベースに電流
が流れる。これKよシ該トランジスタQ2がオンとなシ
、トランジスタQ3のペース電位も高レベルとなってト
ランジスタQ3もオンとなる。またこのときトランジス
タQ2のコレクタ電位が低レベルとなシ、同時にダイオ
ードD7のアノード電位も低レベルとなってトランジス
タQ4およびトランジスタQ13は共にカットオフする
。したがって出力端子OUT 1の電位は低レベルとな
る。
これに対して入力端子IN1が高レベルから低レベルに
変化した場合には、ダイオードD6がオンとなυトラン
ジスタQ2のペース電位が低レベルに引き下げられて該
トランジスタQ2がカットオフする。これによりトラン
ジスタQ2のエミッタ電位が低レベルとなり、トランジ
スタQ3がカットオフする。またトランジスタQ2のコ
レクタ電位が高レベルとなシ、同時にダイオードD7の
アノード電位も高レベルとなる、このときダイオードD
7のアノード電位はトランジスタQ2のコレクタ電位よ
りも早く高レベルとなるのでトランジスタQ4がオンと
なり、トランジスタQ1sはカットオフしている。トラ
ンジスタQ4がオンとなることでトランジスタQ3のコ
レクタ電位すなわち出力端子OUT 1の電位は急峻に
高レベルとなる。
トランジスタQ3が完全にカットオフとなればトランジ
スタQ4、およびトランジスタQ13は共にカットオフ
となる。
次に第5図のTTL回路の出力端子OUT lを他のT
TL回路の出力端子OUT 2と接続してワイヤード論
理動作を行なわせる場合につき説明する。両出力端子O
UT、 、0UT2の電位が同じ場合には共通の出力端
子OUTの電位もこれら各出力端子の電位と同じになる
。入力端子IN1が低レベルすなわち、出力端子OUT
 lが高レベルでありかつ出力端子0UT2が低レベル
である場合には前述のようにプルアップ用トランジスタ
Q4およびスイッチングトランジスタQ13の各ペース
電位は高レベルとなっている。したがって出力端子OU
T 、の低レベルによシ、ダイオードD1がオンとなり
、トランジスタQ4およびトランジスタQ13の各エミ
、り電位が低レベルとなる。このとき、トランジスタQ
49、およびトランジスタQ13が共にオンしようとす
るが、トランジスタQ13のオンがトランジスタQ4の
ベースエミッタ間を短絡するので該トランジスタQ4は
カットオフして、トランジスタQ1sがオンとなる。こ
のようにして、出力端子OUTの電位が低レベルに維持
され、かつ電源vccから出力端子OUT、にトランジ
スタQ4のオンによる犬を流が流れることを防止できる
第4図は本発明の他の実施例に係わるTTL回路を示す
ものであって前述の第6図の従来形の回路を改良したも
のである。
第4図の回路は第6図の回路における位相反転用トラン
ジスタQmのコレ〉り側にダイオードDsを追加しさら
にトランジスタQzaおよび抵抗R11%容量C1、C
,を追加したものである。
ダイオードDsのカソードは位相反転用トランジスタQ
!のコレクタおよびプルアップ用トランジスタQ4のベ
ース、さらにスイッチングトランジスタQCsのコレク
タに接続されると共に抵抗R2を介して電源vccに接
続されている。ダイオードD8のアノードはスイッチン
グトランジスタQtsのベースに接続されると共に抵抗
Ruを介して電源vccに接続されている。スイッチン
グトランジスタQtsのエミッタはプルアップ用トラン
ジスタQ4のエミッタおよびダイオードD1のアノ−ド
に接続されている。容fl CIは位相反転用トランジ
スタのコレクタに接続された浮遊容量及び意図的に挿入
する容量である。また容量C2はスイッチングトランジ
スタQ1gのベースに接続された浮遊容量及び意図的に
挿入する容量である。
第4図のTTL回路においては入力端子IN、の電位が
低レベルである場合にはダイオードD6がオンとなシト
ランジスタQ2のベース電位が低レベルであシ、該トラ
ンジスタQxが力、トオフしている・これによりトラン
ジスタQxのエミッタ電位も低レベルとなってトランジ
スタQ3はカットオンしている。またこのときトランジ
スタQ2のコレクタ電位およびダイオードD8のアノー
ド電位は高レベルとなっているがトランジスタQ3のカ
ットオフのため、トランジスタQ4およびトランジスタ
Q13は共にカットオフ状態となっている。
次に入力端子INlの電位が低レベルから高レベルに変
化した場合はダイオードD6がオフとなシ、電源から抵
抗R1を介してトランジスタQ2のペースに電流が流れ
るこれにょシ該トランノスタQ2がオンとなシ、トラン
ジスタQ3のベース電位も高レベルとなって該トランジ
スタQ3 もオンとなる。またこのときトランジスタQ
2のコレクタ電位が低レベルとなり、同時にダイオード
D8のアノード電位も低レベルとなってトランジスタQ
4およびトランジスタQ13は共にカットオフする。
したがりて出力端子OUT、■電位は低レベルとなる。
これに対して入力端子IN1が高レベルから低レベルに
変化した場合にはダイオードD6がオンとなjDトラン
ジスタQ2のペースが低レベルに引き下げられて、該ト
ランジスタQ2がカットオフする。これによ)トランジ
スタQ2のエミッタ電位が低レベルとなシ、トランジス
タQ3がカットオンする。
またトランジスタQ!のコレクタ電位はR,IC1の時
定数によp高レベルとなシ、同時にダイオードDsのア
ノード電位はR13+ C2の時定数によって高レベル
になる。このときダイオードDIの7ノ一ド電位はトラ
ンジスタQ2のコレクタ電位よりも遅く高レベルとなる
ように時定数を選んでおくことにより、トランジスタQ
4がオンとなシ、トランジスタQ13はカットオフして
いる。
トランジスタQ4がオンとなることでトランジスタQ3
のコレクタ電位すなわち出力端子OUT lの電位は急
峻に高レベルとなる。
トランジスタQ3が完全にカットオフとなればトランジ
スタQ4、およびトランジスタQ13は共にカットオフ
となる。
次に第4図のTTL回路の出力端子OUT lを他のT
TL回路の出力端子0UT2と接続して、ワイヤード論
理動作を行なわせる場合につき説明する。
両出力端子OUT、 、0UT2の電位が共に同じ場合
には共通の出力端子OUTの電位も、これら各出力端子
の電位と同じになる。入力端子IN1が低レベルすなわ
ち出力端子OUT lが高レベルでありかつ出力端子O
UT、が低レベルである場合には、前述のようにプルア
ップ用トランジスタQ4およびスイッチングトランジス
タQlaの各ベース電位は高レベルとなっている。した
がって出力端子OUT 。
の低レベルによ)ダイオードD!がオンとなり、トラン
ジスタQ4およびトランジスタQ13の各エミ、り電位
が低レベルとなる。このときトランジスタQ4およびト
ランジスタQ13が共にオンしようとするがトランジス
タQIsのオンがトランジスタQ4Oベースエミッタ間
を短絡するので該トランジスタQ4はカットオフして、
トランジスタQ1sがオンとなる。このようにして出力
端子OUTの電位が低レベルに維持され、かつ電源vc
cから出力端子OUT、にトランジスタQ4のオンによ
る大電流の流れることを防止できる。
第5図は、本発明の他の実施例に係わるTTL回路を示
す。同図のTTL回路は第7図の従来形のTTL回路を
改良したものであシ、第7図の回路にさらにトランジス
タQ13、ダイオードD4  + 05を追加したもの
である。第5図の回路においては、オフバッファ回路の
トランジスタQ8のベースはダイオードD4を介してト
ランジスタQ6のコレクタによって駆動される。また、
トランジスタQ7のコレクタは新たに設けたトランジス
タQ13のベースに接続され、該トランジスタQ13の
コレクタはトランジスタQ8のベースに接続され、エミ
ッタはダイオードD5を介して出力端子OUT 。
に接続されている。
第5図のTTL回路において、入力端子INlの電位が
、低レベルにある場合には、トランジスタQ6およびQ
7が共にオフとなυ、トランジスタQ1oもオフとなっ
ている。またトランジスタQ+。
がカットオフしているので、トランジスタQs+Q91
Q13 は共にカットオフ状態となっている。
次に入力端子IN1の電位が低レベルから高レベルに変
化すると、トランジスタQsがカットオフするので、電
源V。Cから抵抗R6を介してトランジスタQ6のベー
スに電流が流れる。これによシ該トランジスタQ6がオ
ンし、かつトランジスタQ7もオンとなj)、Q7のエ
ミッタ電位が高レベルとなって、トランジスタQIOが
オンとなる。またこの時、トランジスタQll−Q?の
コレクタ電位は共に低レベルであるので、トランジスタ
Qs+Qs  、Qtaは共に力、トオフとなる。した
がって出力端子OUT lの電位は低レベルとなる。
これに対して、入力端子エトT1が高レベルから低レベ
ルに変化する場合は、トランジスタQsがオンとなシ、
トランジスタQ6のベース電位が低レベルに引き下げら
れて、該トランジスタQ6が力、トオフし、かつまた、
トランジスタQ7もカットオフする。これによシ該トラ
ンジスタQγのエミッタ電位が低レベルとなシ、トラン
ジスタQs。
をカットオフさせる。またこの時、トランジスタQ6の
コレクタ電位は高レベルとなるので、トランジスタQs
=Qeがオンとなシ出力端子OUT !O電位を高レベ
ルに引き上げる。
次にトランジスタQ7のコレクタ電位が前記トランジス
タQ6のコレクタ電位の立ち上カシよりも若干遅れて高
レベルとなり、トランジスタQ1sがオンとなシ、トラ
ンジスタQa  、Qs をカットオフする。
尚、トランジスタQsoが完全にカットオフ状態となれ
ば、トランジスタQ13もカットオフ状態となる。
ところで第5図のTTL回路の出力端子OUT 1を他
のTTL回路の出力端子0UT2 と接続して、ワイヤ
ード論理動作を行なわせる場合、双方のTTL回路の出
力が共に高レベル、あるいは共に低レベルであれば、共
通の出力端子OUTの電位がそれぞれ高レベル、あるい
は低レベルとなることは明らかである。
次に入力端子IN1の電位が低レベルでオシ、他のTT
L回路のインバータトランジスタQ1o’がオンすなわ
ち出力端子OUT、が低レベルの場合について考察する
この場合、前述のようにオフバッファ回路のトランジス
タQ8のペース電位は高レベルである。
したがって、オフパッ2ア回路の各トランジスタQll
  lQ9が共にオン状態に移行せんとするがこの時ト
ランジスタQ+aのペース電位も高レベルにあるため、
該トランジスタQsaがオンとなシトランソスタQ8の
ベース電流をパイ・9スするたkt)BトランジスタQ
aおよびQ9はカットオフされることになる。これによ
シ出力端子OUTの電位が低レベルに維持されかつ電源
vCCから出力端子OUT、 K大電流が流れることが
防止される。
(発明の効果) 以上のように、本発明によれば、複数のTTL回路の出
力を互に接続して動作させた場合、1つのTTL回路の
出力が低レベルであれば例え他のTTL回路の出力が高
レベルになるべき状態にあっても該TTL回路のオフバ
ッファ用トランジスタがカットオフされる。したがりて
、オフバッファ回路を有するにも係わらずワイヤード論
理動作が可能となシ、かつ出力トランジスタに犬′厄派
が流れることが防止され信頼性の高い論理回路を実現す
ることが可能になる。
【図面の簡単な説明】
第1図は本発明の基本構成を示す概念図、第2図から第
5図はそれぞれ本発明の実施例に係わるTTL回路を示
す電気回路図、そして第6図および第7図はそれぞれ従
来形のTTL回路を示す電気回路図である。 Ql lQ2  ””1Q13 1Q2’  lQ3’
IQIQ’:)うンジスタ、DI  + 02  +・
・・、D8 :ダイオート0、R1+ R2r・・・t
R14”抵抗、C1、Cz・・・容量。

Claims (1)

  1. 【特許請求の範囲】 1、インバータトランジスタとプルアップ用トランジス
    タとを有するトーテムポール形出力回路部、該インバー
    タトランジスタと該プルアップ用トランジスタに互に逆
    相の駆動信号を供給する位相反転回路部、該インバータ
    トランジスタと略同相で動作する制御回路部、および該
    制御回路部の出力と出力端子間の電圧に応じて導通し該
    プルアップ用トランジスタをカットオフするスイッチン
    グトランジスタを具備することを特徴とするTTL回路
    。 2、該スイッチングトランジスタは該プルアップ用トラ
    ンジスタよりも遅延して導通することを特徴とする特許
    請求の範囲第1項に記載のTTL回路。 3、該位相反転回路部はマルチエミッタトランジスタで
    あってそのコレクタ出力によって該プルアップトランジ
    スタを駆動し、第1のエミッタ出力によって該インバー
    タトランジスタを駆動し、第2のエミッタ出力によって
    該制御トランジスタを駆動し、第2のインバータトラン
    ジスタのコレクタ出力によって該スイッチングトランジ
    スタを駆動することを特徴とする特許請求の範囲第1項
    または第2項に記載のTTL回路。 4、該位相反転回路部は第1のトランジスタおよび第1
    のダイオードを有し、該第1のダイオードのアノードに
    よって該プルアップ用トランジスタを駆動し該第1のト
    ランジスタのコレクタ出力によって該スイッチングトラ
    ンジスタを駆動することを特徴とする特許請求の範囲第
    1項または第2項に記載のTTL回路。 5、該位相反転回路部は第1のトランジスタおよび第1
    のダイオード、第1および、第2の容量を有し、該第1
    のトランジスタのコレクタ出力によって該プルアップ用
    トランジスタを駆動し、該第1のダイオードのアノード
    によって該スイッチングトランジスタを駆動することを
    特徴とする特許請求の範囲第1項または第2項に記載の
    TTL回路。 6、該位相反転回路部は略同相で動作する第1および第
    2のトランジスタを有し、該第1のトランジスタのコレ
    クタ出力によって該プルアップトランジスタを駆動し、
    該第2のトランジスタは制御トランジスタとしても動作
    しエミッタ出力によって該インバータトランジスタを駆
    動するとともにコレクタ出力により該スイッチングトラ
    ンジスタを駆動することを特徴とする特許請求の範囲第
    1項または第2項に記載のTTL回路。
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