JPS6159912A - Ｔｔｌ回路 - Google Patents
Ｔｔｌ回路Info
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- JPS6159912A JPS6159912A JP18064084A JP18064084A JPS6159912A JP S6159912 A JPS6159912 A JP S6159912A JP 18064084 A JP18064084 A JP 18064084A JP 18064084 A JP18064084 A JP 18064084A JP S6159912 A JPS6159912 A JP S6159912A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の、！′Ｕ用分野）
本発明は、ＴＴＬ回路に関し、特にオフバッファ回路を
有するいわゆるトーテムポール壓出力回路を備えかつワ
イヤード論理動作を可能としたＴＴＬ回路に関する。
有するいわゆるトーテムポール壓出力回路を備えかつワ
イヤード論理動作を可能としたＴＴＬ回路に関する。
（従来の技術）
第６図は、従来形のＴＴＬ回路の１例を示す。同図の回
路は、入力トランジスタＱ１％位相反転回路用トランノ
スタＱ２Ｎ インバータトランジスタＱ１％プルアップ
用トランノスタすなわちオフバ、ファトランソスタＱ４
％ダイオードＤＩ、および抵抗Ｒ１ｔ Ｒ２＋ Ｒ３ｔ
Ｒ４を備えている。
路は、入力トランジスタＱ１％位相反転回路用トランノ
スタＱ２Ｎ インバータトランジスタＱ１％プルアップ
用トランノスタすなわちオフバ、ファトランソスタＱ４
％ダイオードＤＩ、および抵抗Ｒ１ｔ Ｒ２＋ Ｒ３ｔ
Ｒ４を備えている。
第６図の回路において、入力端子ＩＮ、が低レベルの場
合は、トランジスタＱ１がオンとなりてトランジスタＱ
ｚのペース電圧を低レベルに引き下げる。これによシ、
トランジスタＱｚがカットオフし、エミ、り電圧が低レ
ベルかつコレクタ電圧が高レベルとなる。したがって８
、トランジスタＱ３がカットオフ、トランジスタＱ４が
オンとなって出力端子ＯＵＴ、が高レベルとなる。また
、逆に入力端子ＩＮ１カ高レベルの場合はトランジスタ
ＱｌがカットオフしトランジスタＱ２のベース電流が電
源ｖｃｃから抵抗Ｒ１、トランジスタＱｌのペースコレ
クタ間回路を介して供給され該トランジスタＱ２がオン
となる。これによシ、トランジスタＱ３がオン、トラン
ジスタＱ４がオフとなって出力ＯＵＴ。
合は、トランジスタＱ１がオンとなりてトランジスタＱ
ｚのペース電圧を低レベルに引き下げる。これによシ、
トランジスタＱｚがカットオフし、エミ、り電圧が低レ
ベルかつコレクタ電圧が高レベルとなる。したがって８
、トランジスタＱ３がカットオフ、トランジスタＱ４が
オンとなって出力端子ＯＵＴ、が高レベルとなる。また
、逆に入力端子ＩＮ１カ高レベルの場合はトランジスタ
ＱｌがカットオフしトランジスタＱ２のベース電流が電
源ｖｃｃから抵抗Ｒ１、トランジスタＱｌのペースコレ
クタ間回路を介して供給され該トランジスタＱ２がオン
となる。これによシ、トランジスタＱ３がオン、トラン
ジスタＱ４がオフとなって出力ＯＵＴ。
の電位が低レベルとなる。このようにして、第６図の回
路はインバータとして動作する。
路はインバータとして動作する。
ところで、第６図に示すＴＴＬ回路において、ワイヤー
ド論理動作を行なう丸めその出力ＯＵＴ、を他の同様の
ＴＴＬ回路の出力ＯＵＴ、と接続した場合を考える。こ
の場合、２つの出力ＯＵＴ、およびＯＵＴ。
ド論理動作を行なう丸めその出力ＯＵＴ、を他の同様の
ＴＴＬ回路の出力ＯＵＴ、と接続した場合を考える。こ
の場合、２つの出力ＯＵＴ、およびＯＵＴ。
が共に高レベルまたは低レベルの場合は問題はないが、
一方の出力例えばＯＵＴ、が高レベルでありて、他方の
出力ＯＵＴ、が低レベルの場合、すなわちトランジスタ
Ｑ４がオン状態でありかつ他のＴＴＬ回路のインバータ
トランジスタＱｓ’がオンである場合には、電源ｖｃｃ
から抵抗Ｒ４、トランジスタＱ４、ダイオードＤｌ、各
出力端子ＯＵＴ ｔ 、ＯＵＴ ｔ、およびトランジス
タＱｓ’の経路で大電流が流れるためワイヤード論理動
作を行なわせることが不可能となる。すなわち、この場
合に流れる電流はいわゆるＩＯ８，すなわちＴＴＬ回路
において出力が高レベルの状態で出力端子を短絡した場
合の電流、に相当する大電流となシ、各出力トランジス
タの破壊を生じ、あるいは出力端子の電圧が不安定な状
態となる等の不都合がありた。
一方の出力例えばＯＵＴ、が高レベルでありて、他方の
出力ＯＵＴ、が低レベルの場合、すなわちトランジスタ
Ｑ４がオン状態でありかつ他のＴＴＬ回路のインバータ
トランジスタＱｓ’がオンである場合には、電源ｖｃｃ
から抵抗Ｒ４、トランジスタＱ４、ダイオードＤｌ、各
出力端子ＯＵＴ ｔ 、ＯＵＴ ｔ、およびトランジス
タＱｓ’の経路で大電流が流れるためワイヤード論理動
作を行なわせることが不可能となる。すなわち、この場
合に流れる電流はいわゆるＩＯ８，すなわちＴＴＬ回路
において出力が高レベルの状態で出力端子を短絡した場
合の電流、に相当する大電流となシ、各出力トランジス
タの破壊を生じ、あるいは出力端子の電圧が不安定な状
態となる等の不都合がありた。
第７図は、従来形のＴＴＬ回路の他の例を示す。
同図の回路は、いわゆる低消費電力型のＴＴＬ回路であ
りて、トランジスタＱｓ 、Ｑｓ・・・ｅ Ｑ１６
ｓダイオードＤ２および抵抗Ｒ１ｉ ＊ Ｒ６１・・
・、Ｒ１１等によって構成される。
りて、トランジスタＱｓ 、Ｑｓ・・・ｅ Ｑ１６
ｓダイオードＤ２および抵抗Ｒ１ｉ ＊ Ｒ６１・・
・、Ｒ１１等によって構成される。
第７図の回路において、入力端子ＩＮ１の電位が低レベ
ルの場合はダイオードＤ２を介してトランジスタＱ？の
ペース電位が低レベルに引き下げられ該トランジスタＱ
７がオフとなる。したがって、トランジスタＱｒｔ ＊
Ｑｔｏが共にオフ、トランジスタＱ＄およびＱ９が共
にオンとなって出力端子０１ＪＴ ｌが高レベルとなる
。これに対して入力端子ＩＮ、が高レベルの場合はトラ
ンジスタＱ６がオンとなってトランジスタＱγのペース
電位を高レベルに引き上げる。したがって、該トランジ
スタＱ７がオンとなシトランジスタＱｒｏがオン、かつ
トランジスタＱ８およびＱ９が共にオフとなって出力端
子ＯＵＴ １が低レベルとなる。なお、ダイオードＤ、
は入力端子ＩＮの電位が高レベルから低レベルに変化し
た場合にトランジスタＱ７０ペース電荷を急速に放電さ
せるものであり、トランジスタＱ６は入力端子ＩＮ、の
電位が低レベルから高レベルに変化した場合にオンとな
ってトランジスタＱ７のペース電位を急速に高レベルに
引き上げる動作を行なうものである。また、トランジス
タＱｌｌは、入力端子ＩＮ、の電位が高レベルから低レ
ベルに変化する時にインバータトラ二／ノスタＱ１ｏの
ペース電荷を急速に放電するためのものでちる。
ルの場合はダイオードＤ２を介してトランジスタＱ？の
ペース電位が低レベルに引き下げられ該トランジスタＱ
７がオフとなる。したがって、トランジスタＱｒｔ ＊
Ｑｔｏが共にオフ、トランジスタＱ＄およびＱ９が共
にオンとなって出力端子０１ＪＴ ｌが高レベルとなる
。これに対して入力端子ＩＮ、が高レベルの場合はトラ
ンジスタＱ６がオンとなってトランジスタＱγのペース
電位を高レベルに引き上げる。したがって、該トランジ
スタＱ７がオンとなシトランジスタＱｒｏがオン、かつ
トランジスタＱ８およびＱ９が共にオフとなって出力端
子ＯＵＴ １が低レベルとなる。なお、ダイオードＤ、
は入力端子ＩＮの電位が高レベルから低レベルに変化し
た場合にトランジスタＱ７０ペース電荷を急速に放電さ
せるものであり、トランジスタＱ６は入力端子ＩＮ、の
電位が低レベルから高レベルに変化した場合にオンとな
ってトランジスタＱ７のペース電位を急速に高レベルに
引き上げる動作を行なうものである。また、トランジス
タＱｌｌは、入力端子ＩＮ、の電位が高レベルから低レ
ベルに変化する時にインバータトラ二／ノスタＱ１ｏの
ペース電荷を急速に放電するためのものでちる。
第７図に示すＴＴＬ回路においても、その出力端子ＯＵ
Ｔ、を他のＴＴＬ回路の出力端子ＯＵＴ、と接続してワ
イヤード論理動作を行なう場合には前述と同様の不都合
が生ずる。すなわち、例えば、トランジスタＱ６および
Ｑ９が共にオン状態であシかつ他のＴＴＬ回路のインバ
ータトランジスタＱＩＧ’がオンである場合には電＃、
ｖＣｃから抵抗Ｒ６、トランジスタＱｓ 、Ｑハ各出力
端子０ＵＴＩ ＋ ０ＵＴ２ 、およびトランジスタ
Ｑｔｏ’を介して大電流が流れる。
Ｔ、を他のＴＴＬ回路の出力端子ＯＵＴ、と接続してワ
イヤード論理動作を行なう場合には前述と同様の不都合
が生ずる。すなわち、例えば、トランジスタＱ６および
Ｑ９が共にオン状態であシかつ他のＴＴＬ回路のインバ
ータトランジスタＱＩＧ’がオンである場合には電＃、
ｖＣｃから抵抗Ｒ６、トランジスタＱｓ 、Ｑハ各出力
端子０ＵＴＩ ＋ ０ＵＴ２ 、およびトランジスタ
Ｑｔｏ’を介して大電流が流れる。
以上のように、従来形のオフバッファ回路を有するＴＴ
Ｌ回路においてはワイヤード論理動作を行なわせること
が不可能であった。
Ｌ回路においてはワイヤード論理動作を行なわせること
が不可能であった。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑み・オフバ
ッファ回路を有するＴＴＬ回路において、所定の条件下
で該オフバッファ回路のトランジスタをカットオフする
ためのトランジスタを設けるという構想に基き、オフバ
ッファ回路の特徴である高速性を維持しつつワイヤード
論理動作を可能とすることを目的とする。
ッファ回路を有するＴＴＬ回路において、所定の条件下
で該オフバッファ回路のトランジスタをカットオフする
ためのトランジスタを設けるという構想に基き、オフバ
ッファ回路の特徴である高速性を維持しつつワイヤード
論理動作を可能とすることを目的とする。
（問題点を解決するための手段）
本発明によれば、第１図にその構成を示すようにインバ
ータトランジスタとプルアップ用トランジスタとを有す
るトーテムポール形出力回路部、該インバータトランジ
スタと該プルアップ用トランジスタに互に逆相の駆動信
号を供給する位相反転回路部、該インバータトランジス
タと略同相で動作する制御回路部、および該制御回路部
の出力と出力端子間の電圧に応じて導通し該プルアップ
用トランジスタをカットオフするスイッチングトランジ
スタを具備することを特徴とするＴＴＬ回路が提供され
る。
ータトランジスタとプルアップ用トランジスタとを有す
るトーテムポール形出力回路部、該インバータトランジ
スタと該プルアップ用トランジスタに互に逆相の駆動信
号を供給する位相反転回路部、該インバータトランジス
タと略同相で動作する制御回路部、および該制御回路部
の出力と出力端子間の電圧に応じて導通し該プルアップ
用トランジスタをカットオフするスイッチングトランジ
スタを具備することを特徴とするＴＴＬ回路が提供され
る。
尚、上記制御回路部を駆動する駆動信号は、位相反転回
路部及び出力回路部から供給される。
路部及び出力回路部から供給される。
（作用）
上述のような構成を用いることによシ、出力端子が互い
に接続された複数のＴＴＬ回路の１つの出力が低レベル
である場合には他のＴＴＬ回路のオフバッファトランジ
スタがカットオフするように動作し、以ってワイヤード
論理動作が実現されると共に出力トランジスタに大電流
が流れることが防止される。
に接続された複数のＴＴＬ回路の１つの出力が低レベル
である場合には他のＴＴＬ回路のオフバッファトランジ
スタがカットオフするように動作し、以ってワイヤード
論理動作が実現されると共に出力トランジスタに大電流
が流れることが防止される。
（実施例）
以下、図面によフ本発明の詳細な説明する。
第２図は、本発明の１実施例に係わるＴＴＬ回路を示す
ものであって、前述の第６図の従来形の回路を改良した
ものである。第２図の回路は、第６図の回路における位
相反転用トランジスタＱｌ ｔ−マルチエミッタトラン
ジスタＱ２’と置き換えさらにトランジスタＱ＋２ ＋
Ｑｒｓ、およびダイオードＤ３抵抗Ｒ１２ｒ ＲＪｊ
＃ Ｒ１４を追加したものである。マルチエミッタト
ランジスタＱｚ’の−っのエミッタは抵抗Ｒ，を介して
接地されると共にインバータトランジスタＱ３のペース
に接続されている。マルチエミッタトランジスタＱｚ’
の他のエミッタは抵抗Ｒ１２ｔ−介して接地されると共
にトランジスタＱ１ｚのペースに接続されている。トラ
ンジスタＱ１２のエミッタは抵抗Ｒ１４を介して接地さ
れ、コレクタはトランジスタ（ｈｓのペースおよびダイ
オードＤＳのカソードに接続され、また抵抗Ｒ１３を介
して電源ｖｃｃに接続されている。ダイオードＤ３のア
ノードは出力端子ＯＵＴ、に接続されている。
ものであって、前述の第６図の従来形の回路を改良した
ものである。第２図の回路は、第６図の回路における位
相反転用トランジスタＱｌ ｔ−マルチエミッタトラン
ジスタＱ２’と置き換えさらにトランジスタＱ＋２ ＋
Ｑｒｓ、およびダイオードＤ３抵抗Ｒ１２ｒ ＲＪｊ
＃ Ｒ１４を追加したものである。マルチエミッタト
ランジスタＱｚ’の−っのエミッタは抵抗Ｒ，を介して
接地されると共にインバータトランジスタＱ３のペース
に接続されている。マルチエミッタトランジスタＱｚ’
の他のエミッタは抵抗Ｒ１２ｔ−介して接地されると共
にトランジスタＱ１ｚのペースに接続されている。トラ
ンジスタＱ１２のエミッタは抵抗Ｒ１４を介して接地さ
れ、コレクタはトランジスタ（ｈｓのペースおよびダイ
オードＤＳのカソードに接続され、また抵抗Ｒ１３を介
して電源ｖｃｃに接続されている。ダイオードＤ３のア
ノードは出力端子ＯＵＴ、に接続されている。
トランジスタＱ１３のコレクタおよびエミッタはそれぞ
れオフバッファ用トランジスタＱ４のペースおよびエミ
ッタに接続されている。オフバッファ用トランジスタＱ
４のペースは前述のマルチェミ、タトランジスタＱｚ’
のコレクタに接続されている。
れオフバッファ用トランジスタＱ４のペースおよびエミ
ッタに接続されている。オフバッファ用トランジスタＱ
４のペースは前述のマルチェミ、タトランジスタＱｚ’
のコレクタに接続されている。
第２図のすＴＬ回路においては、入力端子ＩＮ、の電位
が低レベルにある場合は、トランジスタＱ。
が低レベルにある場合は、トランジスタＱ。
がオンしてマルチエミッタトランジスタＱｚ’のベース
電位は低レベルとなシ、トランジスタＱ２’がカットオ
フすた、トランジスタＱ３およびトランジスタＱ１２の
ペース電位も低レベルとなって、トランジスタＱｓ 、
Ｑ１２は共にカットオフしている。
電位は低レベルとなシ、トランジスタＱ２’がカットオ
フすた、トランジスタＱ３およびトランジスタＱ１２の
ペース電位も低レベルとなって、トランジスタＱｓ 、
Ｑ１２は共にカットオフしている。
トランジスタＱｚ’ ＋ Ｑ＋ｚが共にカットオフして
いるので、トランジスタＱ４１Ｑ１３も共にカットオフ
状態となっている。
いるので、トランジスタＱ４１Ｑ１３も共にカットオフ
状態となっている。
次に入力端子ＩＮ、の電位が低レベルから冒レベルに変
化するとトランジスタＱ１がカットオフしｉ１！源Ｖ。
化するとトランジスタＱ１がカットオフしｉ１！源Ｖ。
、から抵抗ＩζｌおよびトランジスタＱｓのペースコレ
クタ間回路を介してマルチエミッタトランジスタＱｚ’
のペースにｔｉｌｌが流れる。これによシ、該トランジ
スタＱ、／がオンとなシ各エミッタ電位カ高レベルとな
ってトランジスタＱ１２およびＱｓが共にオンとなる。
クタ間回路を介してマルチエミッタトランジスタＱｚ’
のペースにｔｉｌｌが流れる。これによシ、該トランジ
スタＱ、／がオンとなシ各エミッタ電位カ高レベルとな
ってトランジスタＱ１２およびＱｓが共にオンとなる。
筐た、この時マルチエミッタトランジスタ（ｈ’のコレ
クタ電位が低レベルとな夛トランジスタＱ４がカットオ
フする。このトランジスタＱ４のカットオフと同時にト
ランジスタＱ１２のコレクタ電位は低レベルとなり、ト
ランジスタＱ１３もカットオンする。したがって、出力
端子ＯＵＴ 、の電位は低レベルとなる。
クタ電位が低レベルとな夛トランジスタＱ４がカットオ
フする。このトランジスタＱ４のカットオフと同時にト
ランジスタＱ１２のコレクタ電位は低レベルとなり、ト
ランジスタＱ１３もカットオンする。したがって、出力
端子ＯＵＴ 、の電位は低レベルとなる。
これに対して、入力端子ＩＮｌが高レベルから低レベル
に変化する場合はトランジスタＱ１がオンとなシトラン
ジスタＱ２’のペース電位が低レベルに引き下げられて
該トランジスタＱ２／がカットオフする。これによシ、
マルチエミッタトランジスタＱ！′の各エミッタの電位
が低レベルとなＪ）ランジスタＱ１２およびＱｓが共に
力、トオフする。
に変化する場合はトランジスタＱ１がオンとなシトラン
ジスタＱ２’のペース電位が低レベルに引き下げられて
該トランジスタＱ２／がカットオフする。これによシ、
マルチエミッタトランジスタＱ！′の各エミッタの電位
が低レベルとなＪ）ランジスタＱ１２およびＱｓが共に
力、トオフする。
また、マルチエミッタトランジスタＱ２’のコレクタが
高レベルとなるからトランジスタＱ４がオンとなｐｌ
トランジスタＱ３のコレクタ電位、すなわち出力端子Ｏ
ＵＴ ｌの電位は急峻に高レベルとなる０次にトランジ
スタＱ１２のコレクタ電位がトランジスタＱ３のコレク
タ電位に追従して基レベルとなるので、トランジスタＱ
１３がオンとなり、トランジスタＱ４をカットオフする
。
高レベルとなるからトランジスタＱ４がオンとなｐｌ
トランジスタＱ３のコレクタ電位、すなわち出力端子Ｏ
ＵＴ ｌの電位は急峻に高レベルとなる０次にトランジ
スタＱ１２のコレクタ電位がトランジスタＱ３のコレク
タ電位に追従して基レベルとなるので、トランジスタＱ
１３がオンとなり、トランジスタＱ４をカットオフする
。
なお、トランジスタＱ３が光合にカットオフ状態になれ
ば、トランジスタＱ１３もカットオフ状態となる。
ば、トランジスタＱ１３もカットオフ状態となる。
ところで、第２図のＴＴＬ回路の出力端子ＯＵＴ 。
が他のＴＴＬ回路の出力端子ＯＵＴ 、の出力と接続さ
れている場合には、双方のＴＴＬ回路の出力が共に高レ
ベルあるいは共に低レベルであれば共通の出力端子ＯＵ
Ｔの電位がそれぞれ高レベルあるいは低レベルとなるこ
とは明らかである。
れている場合には、双方のＴＴＬ回路の出力が共に高レ
ベルあるいは共に低レベルであれば共通の出力端子ＯＵ
Ｔの電位がそれぞれ高レベルあるいは低レベルとなるこ
とは明らかである。
次に、入力端子ＩＮ１の電位が低レベルでｈって他のＴ
ＴＬ回路のインバータトランジスタＱｓ’がオンすなわ
ち出力端子ＯＵＴ、が低レベルの場合の動作を考察する
。この場合には前述のようにマルチエミッタトランジス
タＱ２’がオフとなっておシトランジスタＱ＋ｚおよび
Ｑｓが共にカットオフ、かつトランジスタＱ４およびト
ランジスタＱｒｓのペース電位が高レベルとなっている
。このため、プルアップ用トランジスタＱ４をカットオ
フするスイッチングトランジスタＱ１３がオンとなシト
ランジスタＱ４のペースエミッタ間を短絡しペース電流
をパイ・ヤスする。これにより、出力端子ＯＵＴ １の
電位が低レベルに保たれると共に電源ｖｃｃから出力端
子ＯＵＴ、に大電流が流れることが防止される・このよ
うにして、第２図のＴＴＬ回路はワイヤード論理動作す
なわちワイヤードアンド動作を行なうことが可能となる
。
ＴＬ回路のインバータトランジスタＱｓ’がオンすなわ
ち出力端子ＯＵＴ、が低レベルの場合の動作を考察する
。この場合には前述のようにマルチエミッタトランジス
タＱ２’がオフとなっておシトランジスタＱ＋ｚおよび
Ｑｓが共にカットオフ、かつトランジスタＱ４およびト
ランジスタＱｒｓのペース電位が高レベルとなっている
。このため、プルアップ用トランジスタＱ４をカットオ
フするスイッチングトランジスタＱ１３がオンとなシト
ランジスタＱ４のペースエミッタ間を短絡しペース電流
をパイ・ヤスする。これにより、出力端子ＯＵＴ １の
電位が低レベルに保たれると共に電源ｖｃｃから出力端
子ＯＵＴ、に大電流が流れることが防止される・このよ
うにして、第２図のＴＴＬ回路はワイヤード論理動作す
なわちワイヤードアンド動作を行なうことが可能となる
。
第３図は、本発明の他の実施例に係わるＴＴＬ回路を示
すものであって前述の第６図の従来形の回路を改良した
ものである。
すものであって前述の第６図の従来形の回路を改良した
ものである。
第３図の回路は第６図の回路における位相反転用トラン
ジスタＱ２のコレクタ側にレベルシフトダイオードＤ７
を追加し、さらにトランジスタＱｌ！および抵抗Ｒ１３
を追加したものである。
ジスタＱ２のコレクタ側にレベルシフトダイオードＤ７
を追加し、さらにトランジスタＱｌ！および抵抗Ｒ１３
を追加したものである。
レベルシフトダイオードＤ７のカソードは位相反転用ト
ランジスタＱ２のコレクタおよびスイッチングトランジ
スタＱ１３０ペースに接続されると共に抵抗ｇｔｓを介
して、電源”ｃｃに接続されている。レベルシフトダイ
オードＤ７のアノードはプルアップトランジスタＱ４の
ペースおよびスイッチングトランジスタＱｒｘのコレク
タに接続されると共に抵抗Ｒ１を介して電源”ＣＧに接
続されている。スイッチングトランジスタＱ１３のエミ
ッタはプルアップトランジスタＱ４のエミッタおよびダ
イオードＤ１のアノードに接続されている。
ランジスタＱ２のコレクタおよびスイッチングトランジ
スタＱ１３０ペースに接続されると共に抵抗ｇｔｓを介
して、電源”ｃｃに接続されている。レベルシフトダイ
オードＤ７のアノードはプルアップトランジスタＱ４の
ペースおよびスイッチングトランジスタＱｒｘのコレク
タに接続されると共に抵抗Ｒ１を介して電源”ＣＧに接
続されている。スイッチングトランジスタＱ１３のエミ
ッタはプルアップトランジスタＱ４のエミッタおよびダ
イオードＤ１のアノードに接続されている。
第３図のＴＴＬ回路においては入力端子■Ｎ１の電位が
低レベルである場合にはダイオードＤ６がオンとなシト
ランジスタＱ２のベース電位が低レベルであり該トラン
ジスタＱ２がカットオフしている。これによシトランジ
スタＱ２のエミッタ電位も低レベルとなりて、トランジ
スタＱ３はカットオフしている。またこのときトランジ
スタＱ２のコレクタ電位およびダイオードＤ７のアノー
ド電位は高レベルとなっているがトランジスタＱ、がカ
ットオフのため、出力端子ＯＵＴ ！は高レベルとなっ
ているのでトランジスタＱ４およびトランジスタＱ１３
は共にカットオフ状態となっている。
低レベルである場合にはダイオードＤ６がオンとなシト
ランジスタＱ２のベース電位が低レベルであり該トラン
ジスタＱ２がカットオフしている。これによシトランジ
スタＱ２のエミッタ電位も低レベルとなりて、トランジ
スタＱ３はカットオフしている。またこのときトランジ
スタＱ２のコレクタ電位およびダイオードＤ７のアノー
ド電位は高レベルとなっているがトランジスタＱ、がカ
ットオフのため、出力端子ＯＵＴ ！は高レベルとなっ
ているのでトランジスタＱ４およびトランジスタＱ１３
は共にカットオフ状態となっている。
次に入力端子ＩＮ１の電位が低レベルから高レベルに変
化した場合は、ダイオードＤ６がオフとなシミ源ｖＣＣ
から抵抗Ｒ１を介してトランジスタＱ２のベースに電流
が流れる。これＫよシ該トランジスタＱ２がオンとなシ
、トランジスタＱ３のペース電位も高レベルとなってト
ランジスタＱ３もオンとなる。またこのときトランジス
タＱ２のコレクタ電位が低レベルとなシ、同時にダイオ
ードＤ７のアノード電位も低レベルとなってトランジス
タＱ４およびトランジスタＱ１３は共にカットオフする
。したがって出力端子ＯＵＴ １の電位は低レベルとな
る。
化した場合は、ダイオードＤ６がオフとなシミ源ｖＣＣ
から抵抗Ｒ１を介してトランジスタＱ２のベースに電流
が流れる。これＫよシ該トランジスタＱ２がオンとなシ
、トランジスタＱ３のペース電位も高レベルとなってト
ランジスタＱ３もオンとなる。またこのときトランジス
タＱ２のコレクタ電位が低レベルとなシ、同時にダイオ
ードＤ７のアノード電位も低レベルとなってトランジス
タＱ４およびトランジスタＱ１３は共にカットオフする
。したがって出力端子ＯＵＴ １の電位は低レベルとな
る。
これに対して入力端子ＩＮ１が高レベルから低レベルに
変化した場合には、ダイオードＤ６がオンとなυトラン
ジスタＱ２のペース電位が低レベルに引き下げられて該
トランジスタＱ２がカットオフする。これによりトラン
ジスタＱ２のエミッタ電位が低レベルとなり、トランジ
スタＱ３がカットオフする。またトランジスタＱ２のコ
レクタ電位が高レベルとなシ、同時にダイオードＤ７の
アノード電位も高レベルとなる、このときダイオードＤ
７のアノード電位はトランジスタＱ２のコレクタ電位よ
りも早く高レベルとなるのでトランジスタＱ４がオンと
なり、トランジスタＱ１ｓはカットオフしている。トラ
ンジスタＱ４がオンとなることでトランジスタＱ３のコ
レクタ電位すなわち出力端子ＯＵＴ １の電位は急峻に
高レベルとなる。
変化した場合には、ダイオードＤ６がオンとなυトラン
ジスタＱ２のペース電位が低レベルに引き下げられて該
トランジスタＱ２がカットオフする。これによりトラン
ジスタＱ２のエミッタ電位が低レベルとなり、トランジ
スタＱ３がカットオフする。またトランジスタＱ２のコ
レクタ電位が高レベルとなシ、同時にダイオードＤ７の
アノード電位も高レベルとなる、このときダイオードＤ
７のアノード電位はトランジスタＱ２のコレクタ電位よ
りも早く高レベルとなるのでトランジスタＱ４がオンと
なり、トランジスタＱ１ｓはカットオフしている。トラ
ンジスタＱ４がオンとなることでトランジスタＱ３のコ
レクタ電位すなわち出力端子ＯＵＴ １の電位は急峻に
高レベルとなる。
トランジスタＱ３が完全にカットオフとなればトランジ
スタＱ４、およびトランジスタＱ１３は共にカットオフ
となる。
スタＱ４、およびトランジスタＱ１３は共にカットオフ
となる。
次に第５図のＴＴＬ回路の出力端子ＯＵＴ ｌを他のＴ
ＴＬ回路の出力端子ＯＵＴ ２と接続してワイヤード論
理動作を行なわせる場合につき説明する。両出力端子Ｏ
ＵＴ、 、０ＵＴ２の電位が同じ場合には共通の出力端
子ＯＵＴの電位もこれら各出力端子の電位と同じになる
。入力端子ＩＮ１が低レベルすなわち、出力端子ＯＵＴ
ｌが高レベルでありかつ出力端子０ＵＴ２が低レベル
である場合には前述のようにプルアップ用トランジスタ
Ｑ４およびスイッチングトランジスタＱ１３の各ペース
電位は高レベルとなっている。したがって出力端子ＯＵ
Ｔ 、の低レベルによシ、ダイオードＤ１がオンとなり
、トランジスタＱ４およびトランジスタＱ１３の各エミ
、り電位が低レベルとなる。このとき、トランジスタＱ
４９、およびトランジスタＱ１３が共にオンしようとす
るが、トランジスタＱ１３のオンがトランジスタＱ４の
ベースエミッタ間を短絡するので該トランジスタＱ４は
カットオフして、トランジスタＱ１ｓがオンとなる。こ
のようにして、出力端子ＯＵＴの電位が低レベルに維持
され、かつ電源ｖｃｃから出力端子ＯＵＴ、にトランジ
スタＱ４のオンによる犬を流が流れることを防止できる
。
ＴＬ回路の出力端子ＯＵＴ ２と接続してワイヤード論
理動作を行なわせる場合につき説明する。両出力端子Ｏ
ＵＴ、 、０ＵＴ２の電位が同じ場合には共通の出力端
子ＯＵＴの電位もこれら各出力端子の電位と同じになる
。入力端子ＩＮ１が低レベルすなわち、出力端子ＯＵＴ
ｌが高レベルでありかつ出力端子０ＵＴ２が低レベル
である場合には前述のようにプルアップ用トランジスタ
Ｑ４およびスイッチングトランジスタＱ１３の各ペース
電位は高レベルとなっている。したがって出力端子ＯＵ
Ｔ 、の低レベルによシ、ダイオードＤ１がオンとなり
、トランジスタＱ４およびトランジスタＱ１３の各エミ
、り電位が低レベルとなる。このとき、トランジスタＱ
４９、およびトランジスタＱ１３が共にオンしようとす
るが、トランジスタＱ１３のオンがトランジスタＱ４の
ベースエミッタ間を短絡するので該トランジスタＱ４は
カットオフして、トランジスタＱ１ｓがオンとなる。こ
のようにして、出力端子ＯＵＴの電位が低レベルに維持
され、かつ電源ｖｃｃから出力端子ＯＵＴ、にトランジ
スタＱ４のオンによる犬を流が流れることを防止できる
。
第４図は本発明の他の実施例に係わるＴＴＬ回路を示す
ものであって前述の第６図の従来形の回路を改良したも
のである。
ものであって前述の第６図の従来形の回路を改良したも
のである。
第４図の回路は第６図の回路における位相反転用トラン
ジスタＱｍのコレ〉り側にダイオードＤｓを追加しさら
にトランジスタＱｚａおよび抵抗Ｒ１１％容量Ｃ１、Ｃ
，を追加したものである。
ジスタＱｍのコレ〉り側にダイオードＤｓを追加しさら
にトランジスタＱｚａおよび抵抗Ｒ１１％容量Ｃ１、Ｃ
，を追加したものである。
ダイオードＤｓのカソードは位相反転用トランジスタＱ
！のコレクタおよびプルアップ用トランジスタＱ４のベ
ース、さらにスイッチングトランジスタＱＣｓのコレク
タに接続されると共に抵抗Ｒ２を介して電源ｖｃｃに接
続されている。ダイオードＤ８のアノードはスイッチン
グトランジスタＱｔｓのベースに接続されると共に抵抗
Ｒｕを介して電源ｖｃｃに接続されている。スイッチン
グトランジスタＱｔｓのエミッタはプルアップ用トラン
ジスタＱ４のエミッタおよびダイオードＤ１のアノ−ド
に接続されている。容ｆｌ ＣＩは位相反転用トランジ
スタのコレクタに接続された浮遊容量及び意図的に挿入
する容量である。また容量Ｃ２はスイッチングトランジ
スタＱ１ｇのベースに接続された浮遊容量及び意図的に
挿入する容量である。
！のコレクタおよびプルアップ用トランジスタＱ４のベ
ース、さらにスイッチングトランジスタＱＣｓのコレク
タに接続されると共に抵抗Ｒ２を介して電源ｖｃｃに接
続されている。ダイオードＤ８のアノードはスイッチン
グトランジスタＱｔｓのベースに接続されると共に抵抗
Ｒｕを介して電源ｖｃｃに接続されている。スイッチン
グトランジスタＱｔｓのエミッタはプルアップ用トラン
ジスタＱ４のエミッタおよびダイオードＤ１のアノ−ド
に接続されている。容ｆｌ ＣＩは位相反転用トランジ
スタのコレクタに接続された浮遊容量及び意図的に挿入
する容量である。また容量Ｃ２はスイッチングトランジ
スタＱ１ｇのベースに接続された浮遊容量及び意図的に
挿入する容量である。
第４図のＴＴＬ回路においては入力端子ＩＮ、の電位が
低レベルである場合にはダイオードＤ６がオンとなシト
ランジスタＱ２のベース電位が低レベルであシ、該トラ
ンジスタＱｘが力、トオフしている・これによりトラン
ジスタＱｘのエミッタ電位も低レベルとなってトランジ
スタＱ３はカットオンしている。またこのときトランジ
スタＱ２のコレクタ電位およびダイオードＤ８のアノー
ド電位は高レベルとなっているがトランジスタＱ３のカ
ットオフのため、トランジスタＱ４およびトランジスタ
Ｑ１３は共にカットオフ状態となっている。
低レベルである場合にはダイオードＤ６がオンとなシト
ランジスタＱ２のベース電位が低レベルであシ、該トラ
ンジスタＱｘが力、トオフしている・これによりトラン
ジスタＱｘのエミッタ電位も低レベルとなってトランジ
スタＱ３はカットオンしている。またこのときトランジ
スタＱ２のコレクタ電位およびダイオードＤ８のアノー
ド電位は高レベルとなっているがトランジスタＱ３のカ
ットオフのため、トランジスタＱ４およびトランジスタ
Ｑ１３は共にカットオフ状態となっている。
次に入力端子ＩＮｌの電位が低レベルから高レベルに変
化した場合はダイオードＤ６がオフとなシ、電源から抵
抗Ｒ１を介してトランジスタＱ２のペースに電流が流れ
るこれにょシ該トランノスタＱ２がオンとなシ、トラン
ジスタＱ３のベース電位も高レベルとなって該トランジ
スタＱ３ もオンとなる。またこのときトランジスタＱ
２のコレクタ電位が低レベルとなり、同時にダイオード
Ｄ８のアノード電位も低レベルとなってトランジスタＱ
４およびトランジスタＱ１３は共にカットオフする。
化した場合はダイオードＤ６がオフとなシ、電源から抵
抗Ｒ１を介してトランジスタＱ２のペースに電流が流れ
るこれにょシ該トランノスタＱ２がオンとなシ、トラン
ジスタＱ３のベース電位も高レベルとなって該トランジ
スタＱ３ もオンとなる。またこのときトランジスタＱ
２のコレクタ電位が低レベルとなり、同時にダイオード
Ｄ８のアノード電位も低レベルとなってトランジスタＱ
４およびトランジスタＱ１３は共にカットオフする。
したがりて出力端子ＯＵＴ、■電位は低レベルとなる。
これに対して入力端子ＩＮ１が高レベルから低レベルに
変化した場合にはダイオードＤ６がオンとなｊＤトラン
ジスタＱ２のペースが低レベルに引き下げられて、該ト
ランジスタＱ２がカットオフする。これによ）トランジ
スタＱ２のエミッタ電位が低レベルとなシ、トランジス
タＱ３がカットオンする。
変化した場合にはダイオードＤ６がオンとなｊＤトラン
ジスタＱ２のペースが低レベルに引き下げられて、該ト
ランジスタＱ２がカットオフする。これによ）トランジ
スタＱ２のエミッタ電位が低レベルとなシ、トランジス
タＱ３がカットオンする。
またトランジスタＱ！のコレクタ電位はＲ，ＩＣ１の時
定数によｐ高レベルとなシ、同時にダイオードＤｓのア
ノード電位はＲ１３＋ Ｃ２の時定数によって高レベル
になる。このときダイオードＤＩの７ノ一ド電位はトラ
ンジスタＱ２のコレクタ電位よりも遅く高レベルとなる
ように時定数を選んでおくことにより、トランジスタＱ
４がオンとなシ、トランジスタＱ１３はカットオフして
いる。
定数によｐ高レベルとなシ、同時にダイオードＤｓのア
ノード電位はＲ１３＋ Ｃ２の時定数によって高レベル
になる。このときダイオードＤＩの７ノ一ド電位はトラ
ンジスタＱ２のコレクタ電位よりも遅く高レベルとなる
ように時定数を選んでおくことにより、トランジスタＱ
４がオンとなシ、トランジスタＱ１３はカットオフして
いる。
トランジスタＱ４がオンとなることでトランジスタＱ３
のコレクタ電位すなわち出力端子ＯＵＴ ｌの電位は急
峻に高レベルとなる。
のコレクタ電位すなわち出力端子ＯＵＴ ｌの電位は急
峻に高レベルとなる。
トランジスタＱ３が完全にカットオフとなればトランジ
スタＱ４、およびトランジスタＱ１３は共にカットオフ
となる。
スタＱ４、およびトランジスタＱ１３は共にカットオフ
となる。
次に第４図のＴＴＬ回路の出力端子ＯＵＴ ｌを他のＴ
ＴＬ回路の出力端子０ＵＴ２と接続して、ワイヤード論
理動作を行なわせる場合につき説明する。
ＴＬ回路の出力端子０ＵＴ２と接続して、ワイヤード論
理動作を行なわせる場合につき説明する。
両出力端子ＯＵＴ、 、０ＵＴ２の電位が共に同じ場合
には共通の出力端子ＯＵＴの電位も、これら各出力端子
の電位と同じになる。入力端子ＩＮ１が低レベルすなわ
ち出力端子ＯＵＴ ｌが高レベルでありかつ出力端子Ｏ
ＵＴ、が低レベルである場合には、前述のようにプルア
ップ用トランジスタＱ４およびスイッチングトランジス
タＱｌａの各ベース電位は高レベルとなっている。した
がって出力端子ＯＵＴ 。
には共通の出力端子ＯＵＴの電位も、これら各出力端子
の電位と同じになる。入力端子ＩＮ１が低レベルすなわ
ち出力端子ＯＵＴ ｌが高レベルでありかつ出力端子Ｏ
ＵＴ、が低レベルである場合には、前述のようにプルア
ップ用トランジスタＱ４およびスイッチングトランジス
タＱｌａの各ベース電位は高レベルとなっている。した
がって出力端子ＯＵＴ 。
の低レベルによ）ダイオードＤ！がオンとなり、トラン
ジスタＱ４およびトランジスタＱ１３の各エミ、り電位
が低レベルとなる。このときトランジスタＱ４およびト
ランジスタＱ１３が共にオンしようとするがトランジス
タＱＩｓのオンがトランジスタＱ４Ｏベースエミッタ間
を短絡するので該トランジスタＱ４はカットオフして、
トランジスタＱ１ｓがオンとなる。このようにして出力
端子ＯＵＴの電位が低レベルに維持され、かつ電源ｖｃ
ｃから出力端子ＯＵＴ、にトランジスタＱ４のオンによ
る大電流の流れることを防止できる。
ジスタＱ４およびトランジスタＱ１３の各エミ、り電位
が低レベルとなる。このときトランジスタＱ４およびト
ランジスタＱ１３が共にオンしようとするがトランジス
タＱＩｓのオンがトランジスタＱ４Ｏベースエミッタ間
を短絡するので該トランジスタＱ４はカットオフして、
トランジスタＱ１ｓがオンとなる。このようにして出力
端子ＯＵＴの電位が低レベルに維持され、かつ電源ｖｃ
ｃから出力端子ＯＵＴ、にトランジスタＱ４のオンによ
る大電流の流れることを防止できる。
第５図は、本発明の他の実施例に係わるＴＴＬ回路を示
す。同図のＴＴＬ回路は第７図の従来形のＴＴＬ回路を
改良したものであシ、第７図の回路にさらにトランジス
タＱ１３、ダイオードＤ４ ＋ ０５を追加したもの
である。第５図の回路においては、オフバッファ回路の
トランジスタＱ８のベースはダイオードＤ４を介してト
ランジスタＱ６のコレクタによって駆動される。また、
トランジスタＱ７のコレクタは新たに設けたトランジス
タＱ１３のベースに接続され、該トランジスタＱ１３の
コレクタはトランジスタＱ８のベースに接続され、エミ
ッタはダイオードＤ５を介して出力端子ＯＵＴ 。
す。同図のＴＴＬ回路は第７図の従来形のＴＴＬ回路を
改良したものであシ、第７図の回路にさらにトランジス
タＱ１３、ダイオードＤ４ ＋ ０５を追加したもの
である。第５図の回路においては、オフバッファ回路の
トランジスタＱ８のベースはダイオードＤ４を介してト
ランジスタＱ６のコレクタによって駆動される。また、
トランジスタＱ７のコレクタは新たに設けたトランジス
タＱ１３のベースに接続され、該トランジスタＱ１３の
コレクタはトランジスタＱ８のベースに接続され、エミ
ッタはダイオードＤ５を介して出力端子ＯＵＴ 。
に接続されている。
第５図のＴＴＬ回路において、入力端子ＩＮｌの電位が
、低レベルにある場合には、トランジスタＱ６およびＱ
７が共にオフとなυ、トランジスタＱ１ｏもオフとなっ
ている。またトランジスタＱ＋。
、低レベルにある場合には、トランジスタＱ６およびＱ
７が共にオフとなυ、トランジスタＱ１ｏもオフとなっ
ている。またトランジスタＱ＋。
がカットオフしているので、トランジスタＱｓ＋Ｑ９１
Ｑ１３ は共にカットオフ状態となっている。
Ｑ１３ は共にカットオフ状態となっている。
次に入力端子ＩＮ１の電位が低レベルから高レベルに変
化すると、トランジスタＱｓがカットオフするので、電
源Ｖ。Ｃから抵抗Ｒ６を介してトランジスタＱ６のベー
スに電流が流れる。これによシ該トランジスタＱ６がオ
ンし、かつトランジスタＱ７もオンとなｊ）、Ｑ７のエ
ミッタ電位が高レベルとなって、トランジスタＱＩＯが
オンとなる。またこの時、トランジスタＱｌｌ−Ｑ？の
コレクタ電位は共に低レベルであるので、トランジスタ
Ｑｓ＋Ｑｓ 、Ｑｔａは共に力、トオフとなる。した
がって出力端子ＯＵＴ ｌの電位は低レベルとなる。
化すると、トランジスタＱｓがカットオフするので、電
源Ｖ。Ｃから抵抗Ｒ６を介してトランジスタＱ６のベー
スに電流が流れる。これによシ該トランジスタＱ６がオ
ンし、かつトランジスタＱ７もオンとなｊ）、Ｑ７のエ
ミッタ電位が高レベルとなって、トランジスタＱＩＯが
オンとなる。またこの時、トランジスタＱｌｌ−Ｑ？の
コレクタ電位は共に低レベルであるので、トランジスタ
Ｑｓ＋Ｑｓ 、Ｑｔａは共に力、トオフとなる。した
がって出力端子ＯＵＴ ｌの電位は低レベルとなる。
これに対して、入力端子エトＴ１が高レベルから低レベ
ルに変化する場合は、トランジスタＱｓがオンとなシ、
トランジスタＱ６のベース電位が低レベルに引き下げら
れて、該トランジスタＱ６が力、トオフし、かつまた、
トランジスタＱ７もカットオフする。これによシ該トラ
ンジスタＱγのエミッタ電位が低レベルとなシ、トラン
ジスタＱｓ。
ルに変化する場合は、トランジスタＱｓがオンとなシ、
トランジスタＱ６のベース電位が低レベルに引き下げら
れて、該トランジスタＱ６が力、トオフし、かつまた、
トランジスタＱ７もカットオフする。これによシ該トラ
ンジスタＱγのエミッタ電位が低レベルとなシ、トラン
ジスタＱｓ。
をカットオフさせる。またこの時、トランジスタＱ６の
コレクタ電位は高レベルとなるので、トランジスタＱｓ
＝Ｑｅがオンとなシ出力端子ＯＵＴ ！Ｏ電位を高レベ
ルに引き上げる。
コレクタ電位は高レベルとなるので、トランジスタＱｓ
＝Ｑｅがオンとなシ出力端子ＯＵＴ ！Ｏ電位を高レベ
ルに引き上げる。
次にトランジスタＱ７のコレクタ電位が前記トランジス
タＱ６のコレクタ電位の立ち上カシよりも若干遅れて高
レベルとなり、トランジスタＱ１ｓがオンとなシ、トラ
ンジスタＱａ 、Ｑｓ をカットオフする。
タＱ６のコレクタ電位の立ち上カシよりも若干遅れて高
レベルとなり、トランジスタＱ１ｓがオンとなシ、トラ
ンジスタＱａ 、Ｑｓ をカットオフする。
尚、トランジスタＱｓｏが完全にカットオフ状態となれ
ば、トランジスタＱ１３もカットオフ状態となる。
ば、トランジスタＱ１３もカットオフ状態となる。
ところで第５図のＴＴＬ回路の出力端子ＯＵＴ １を他
のＴＴＬ回路の出力端子０ＵＴ２ と接続して、ワイヤ
ード論理動作を行なわせる場合、双方のＴＴＬ回路の出
力が共に高レベル、あるいは共に低レベルであれば、共
通の出力端子ＯＵＴの電位がそれぞれ高レベル、あるい
は低レベルとなることは明らかである。
のＴＴＬ回路の出力端子０ＵＴ２ と接続して、ワイヤ
ード論理動作を行なわせる場合、双方のＴＴＬ回路の出
力が共に高レベル、あるいは共に低レベルであれば、共
通の出力端子ＯＵＴの電位がそれぞれ高レベル、あるい
は低レベルとなることは明らかである。
次に入力端子ＩＮ１の電位が低レベルでオシ、他のＴＴ
Ｌ回路のインバータトランジスタＱ１ｏ’がオンすなわ
ち出力端子ＯＵＴ、が低レベルの場合について考察する
。
Ｌ回路のインバータトランジスタＱ１ｏ’がオンすなわ
ち出力端子ＯＵＴ、が低レベルの場合について考察する
。
この場合、前述のようにオフバッファ回路のトランジス
タＱ８のペース電位は高レベルである。
タＱ８のペース電位は高レベルである。
したがって、オフパッ２ア回路の各トランジスタＱｌｌ
ｌＱ９が共にオン状態に移行せんとするがこの時ト
ランジスタＱ＋ａのペース電位も高レベルにあるため、
該トランジスタＱｓａがオンとなシトランソスタＱ８の
ベース電流をパイ・９スするたｋｔ）ＢトランジスタＱ
ａおよびＱ９はカットオフされることになる。これによ
シ出力端子ＯＵＴの電位が低レベルに維持されかつ電源
ｖＣＣから出力端子ＯＵＴ、 Ｋ大電流が流れることが
防止される。
ｌＱ９が共にオン状態に移行せんとするがこの時ト
ランジスタＱ＋ａのペース電位も高レベルにあるため、
該トランジスタＱｓａがオンとなシトランソスタＱ８の
ベース電流をパイ・９スするたｋｔ）ＢトランジスタＱ
ａおよびＱ９はカットオフされることになる。これによ
シ出力端子ＯＵＴの電位が低レベルに維持されかつ電源
ｖＣＣから出力端子ＯＵＴ、 Ｋ大電流が流れることが
防止される。
（発明の効果）
以上のように、本発明によれば、複数のＴＴＬ回路の出
力を互に接続して動作させた場合、１つのＴＴＬ回路の
出力が低レベルであれば例え他のＴＴＬ回路の出力が高
レベルになるべき状態にあっても該ＴＴＬ回路のオフバ
ッファ用トランジスタがカットオフされる。したがりて
、オフバッファ回路を有するにも係わらずワイヤード論
理動作が可能となシ、かつ出力トランジスタに犬′厄派
が流れることが防止され信頼性の高い論理回路を実現す
ることが可能になる。
力を互に接続して動作させた場合、１つのＴＴＬ回路の
出力が低レベルであれば例え他のＴＴＬ回路の出力が高
レベルになるべき状態にあっても該ＴＴＬ回路のオフバ
ッファ用トランジスタがカットオフされる。したがりて
、オフバッファ回路を有するにも係わらずワイヤード論
理動作が可能となシ、かつ出力トランジスタに犬′厄派
が流れることが防止され信頼性の高い論理回路を実現す
ることが可能になる。
第１図は本発明の基本構成を示す概念図、第２図から第
５図はそれぞれ本発明の実施例に係わるＴＴＬ回路を示
す電気回路図、そして第６図および第７図はそれぞれ従
来形のＴＴＬ回路を示す電気回路図である。 Ｑｌ ｌＱ２ ””１Ｑ１３ １Ｑ２’ ｌＱ３’
ＩＱＩＱ’：）うンジスタ、ＤＩ ＋ ０２ ＋・
・・、Ｄ８ ：ダイオート０、Ｒ１＋ Ｒ２ｒ・・・ｔ
Ｒ１４”抵抗、Ｃ１、Ｃｚ・・・容量。
５図はそれぞれ本発明の実施例に係わるＴＴＬ回路を示
す電気回路図、そして第６図および第７図はそれぞれ従
来形のＴＴＬ回路を示す電気回路図である。 Ｑｌ ｌＱ２ ””１Ｑ１３ １Ｑ２’ ｌＱ３’
ＩＱＩＱ’：）うンジスタ、ＤＩ ＋ ０２ ＋・
・・、Ｄ８ ：ダイオート０、Ｒ１＋ Ｒ２ｒ・・・ｔ
Ｒ１４”抵抗、Ｃ１、Ｃｚ・・・容量。
Claims (1)
- 【特許請求の範囲】 １、インバータトランジスタとプルアップ用トランジス
タとを有するトーテムポール形出力回路部、該インバー
タトランジスタと該プルアップ用トランジスタに互に逆
相の駆動信号を供給する位相反転回路部、該インバータ
トランジスタと略同相で動作する制御回路部、および該
制御回路部の出力と出力端子間の電圧に応じて導通し該
プルアップ用トランジスタをカットオフするスイッチン
グトランジスタを具備することを特徴とするＴＴＬ回路
。 ２、該スイッチングトランジスタは該プルアップ用トラ
ンジスタよりも遅延して導通することを特徴とする特許
請求の範囲第１項に記載のＴＴＬ回路。 ３、該位相反転回路部はマルチエミッタトランジスタで
あってそのコレクタ出力によって該プルアップトランジ
スタを駆動し、第１のエミッタ出力によって該インバー
タトランジスタを駆動し、第２のエミッタ出力によって
該制御トランジスタを駆動し、第２のインバータトラン
ジスタのコレクタ出力によって該スイッチングトランジ
スタを駆動することを特徴とする特許請求の範囲第１項
または第２項に記載のＴＴＬ回路。 ４、該位相反転回路部は第１のトランジスタおよび第１
のダイオードを有し、該第１のダイオードのアノードに
よって該プルアップ用トランジスタを駆動し該第１のト
ランジスタのコレクタ出力によって該スイッチングトラ
ンジスタを駆動することを特徴とする特許請求の範囲第
１項または第２項に記載のＴＴＬ回路。 ５、該位相反転回路部は第１のトランジスタおよび第１
のダイオード、第１および、第２の容量を有し、該第１
のトランジスタのコレクタ出力によって該プルアップ用
トランジスタを駆動し、該第１のダイオードのアノード
によって該スイッチングトランジスタを駆動することを
特徴とする特許請求の範囲第１項または第２項に記載の
ＴＴＬ回路。 ６、該位相反転回路部は略同相で動作する第１および第
２のトランジスタを有し、該第１のトランジスタのコレ
クタ出力によって該プルアップトランジスタを駆動し、
該第２のトランジスタは制御トランジスタとしても動作
しエミッタ出力によって該インバータトランジスタを駆
動するとともにコレクタ出力により該スイッチングトラ
ンジスタを駆動することを特徴とする特許請求の範囲第
１項または第２項に記載のＴＴＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18064084A JPS6159912A (ja) | 1984-08-31 | 1984-08-31 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18064084A JPS6159912A (ja) | 1984-08-31 | 1984-08-31 | Ｔｔｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159912A true JPS6159912A (ja) | 1986-03-27 |
Family
ID=16086725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18064084A Pending JPS6159912A (ja) | 1984-08-31 | 1984-08-31 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159912A (ja) |
Cited By (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5415686A (en) * | 1993-04-07 | 1995-05-16 | Canon Kabushiki Kaisha | Ink, ink-jet recording method making use of the same and instrument provided with the ink |
| EP0697445A2 (en) | 1994-07-11 | 1996-02-21 | Canon Kabushiki Kaisha | Liquid composition and ink set, and image-forming process and apparatus using the same |
| US5614007A (en) * | 1994-03-29 | 1997-03-25 | Canon Kabushiki Kaisha | Ink set, and method and apparatus for image formation employing the same |
| US5618338A (en) * | 1994-07-08 | 1997-04-08 | Canon Kabushiki Kaisha | Liquid composition, ink set and image-forming method and apparatus which employ the same |
| US5623294A (en) * | 1992-07-17 | 1997-04-22 | Canon Kabushiki Kaisha | Ink-jet recording process, and ink set and ink-jet recording instrument for use in such process |
| US5700314A (en) * | 1994-03-30 | 1997-12-23 | Canon Kabushiki Kaisha | Image forming method, and ink set and ink-jet machinery used therein |
| US6027210A (en) * | 1996-08-02 | 2000-02-22 | Canon Kabushiki Kaisha | Ink-jet recording process using liquid formulation and ink in combination |
| US6174354B1 (en) | 1995-04-07 | 2001-01-16 | Canon Kabushiki Kaisha | Ink, ink-jet recording process and apparatus using the same |
| EP1088860A1 (en) | 1999-09-30 | 2001-04-04 | Canon Kabushiki Kaisha | Aqueous ink composition for ink jet and ink jet recording method |
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