JPS6159676B2 - - Google Patents
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- JPS6159676B2 JPS6159676B2 JP705980A JP705980A JPS6159676B2 JP S6159676 B2 JPS6159676 B2 JP S6159676B2 JP 705980 A JP705980 A JP 705980A JP 705980 A JP705980 A JP 705980A JP S6159676 B2 JPS6159676 B2 JP S6159676B2
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- 239000004065 semiconductor Substances 0.000 claims description 26
- 150000001875 compounds Chemical class 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 19
- 239000000463 material Substances 0.000 description 4
- 230000005669 field effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
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Description
【発明の詳細な説明】
本発明は半導体装置に関し、特にGaAsなどの
化合物半導体を使用した絶縁ゲート形電界効果ト
ランジスタに関するものである。
化合物半導体を使用した絶縁ゲート形電界効果ト
ランジスタに関するものである。
絶縁ゲート形電界効果トランジスタ（以下MIS
−FETと称す）の一種として、例えば第１図の
断面図に示すように、半絶縁性基板１上に一導電
型の半導体層２を設け、この半導体層２上にソー
ス電極３、ドレイン電極４を設け、また両電極間
の半導体層２上に絶縁膜５を介してゲート電極６
を形成した構造を有し、ゲート電極６に印加する
電圧によりソース電極３とドレイン電極４間の半
導体層２を流れる電流を制御するタイプの半導体
装置が知られている（以下この種の半導体装置を
バルク導電型MIS−FETと称す）。このバルク導
電型MIS−FETは、Siなどで広く実用化されてい
る反転型MIS−FETに比べキヤリア移動度が大
きいので高速動作が可能であり、またゲート長を
短くしても反転型MIS−FETにみられるような
パンチスルー等の短チヤネル効果は起こらない。
更にシヨツトキゲート形FETと異なり、ゲート
電極に正の電圧を印加してもゲート電流が流れな
いので論理振幅を大きくとることができる等の利
点を有しており、高速動作に適した素子であると
いえる。そして、より高速動作を可能にするに
は、Siよりもキヤリア移動度の大きいGaAsなど
の化合物半導体を半導体材料に用いることが原理
的に有利であることは明白である。
−FETと称す）の一種として、例えば第１図の
断面図に示すように、半絶縁性基板１上に一導電
型の半導体層２を設け、この半導体層２上にソー
ス電極３、ドレイン電極４を設け、また両電極間
の半導体層２上に絶縁膜５を介してゲート電極６
を形成した構造を有し、ゲート電極６に印加する
電圧によりソース電極３とドレイン電極４間の半
導体層２を流れる電流を制御するタイプの半導体
装置が知られている（以下この種の半導体装置を
バルク導電型MIS−FETと称す）。このバルク導
電型MIS−FETは、Siなどで広く実用化されてい
る反転型MIS−FETに比べキヤリア移動度が大
きいので高速動作が可能であり、またゲート長を
短くしても反転型MIS−FETにみられるような
パンチスルー等の短チヤネル効果は起こらない。
更にシヨツトキゲート形FETと異なり、ゲート
電極に正の電圧を印加してもゲート電流が流れな
いので論理振幅を大きくとることができる等の利
点を有しており、高速動作に適した素子であると
いえる。そして、より高速動作を可能にするに
は、Siよりもキヤリア移動度の大きいGaAsなど
の化合物半導体を半導体材料に用いることが原理
的に有利であることは明白である。
しかしながら、第１図に於ける半導体層２とし
て例えばGaAs層を用いこの上に絶縁膜５を形成
する従来のバルク導電型MIS−FETでは、半導
体層２と絶縁膜５との界面に多量の界面準位が存
在するため、界面準位が応答する低周波で充分な
電流変化が得られないという欠点があつた。その
為、上述した利点を充分に発揮することができな
いという問題点があつた。
て例えばGaAs層を用いこの上に絶縁膜５を形成
する従来のバルク導電型MIS−FETでは、半導
体層２と絶縁膜５との界面に多量の界面準位が存
在するため、界面準位が応答する低周波で充分な
電流変化が得られないという欠点があつた。その
為、上述した利点を充分に発揮することができな
いという問題点があつた。
本発明はこのような従来の欠点を改善したもの
であり、その目的は、GaAsなどの化合物半導体
を使用したバルク導電型MIS−FETに於いて、
ゲート絶縁膜と動作層との界面の界面準位を減少
させ、素子の特性を向上させることにある。本発
明は、ある種の半導体たとえばAlxGa1-xAs（０
＜ｘ＜１）では絶縁膜と良好な界面特性を示すと
いう事実、およびその反面AlxGa1-xAsの移動度
が小さい為にこれを動作層としたのではFETの
相互コンダクタンスが小さくなつてしまうという
考えに基づき、動作層をキヤリア移動度の大きな
GaAsなどの半導体層とキヤリア移動度は小さい
が絶縁膜との界面特性の優れたAlxGa1-xAsなど
の半導体層との２層で構成することにより、従来
のバルク導電型MIS−FETの特性の改良を図つ
たものである。以下実施例について詳細に説明す
る。
であり、その目的は、GaAsなどの化合物半導体
を使用したバルク導電型MIS−FETに於いて、
ゲート絶縁膜と動作層との界面の界面準位を減少
させ、素子の特性を向上させることにある。本発
明は、ある種の半導体たとえばAlxGa1-xAs（０
＜ｘ＜１）では絶縁膜と良好な界面特性を示すと
いう事実、およびその反面AlxGa1-xAsの移動度
が小さい為にこれを動作層としたのではFETの
相互コンダクタンスが小さくなつてしまうという
考えに基づき、動作層をキヤリア移動度の大きな
GaAsなどの半導体層とキヤリア移動度は小さい
が絶縁膜との界面特性の優れたAlxGa1-xAsなど
の半導体層との２層で構成することにより、従来
のバルク導電型MIS−FETの特性の改良を図つ
たものである。以下実施例について詳細に説明す
る。
第２図は本発明の実施例を表わすバルク導電型
MIS−FETの断面図であり、７はGaAs半絶縁性
基板、８はｎ型GaAs層、９はｎ型AlxGa1-xAs
層、１０は絶縁膜、１１はソース電極、１２はド
レイン電極、１３はゲート電極であつて、ｎ型
GaAs層８とｎ型AlxGa1-xAs層９とが動作層とな
るものである。
MIS−FETの断面図であり、７はGaAs半絶縁性
基板、８はｎ型GaAs層、９はｎ型AlxGa1-xAs
層、１０は絶縁膜、１１はソース電極、１２はド
レイン電極、１３はゲート電極であつて、ｎ型
GaAs層８とｎ型AlxGa1-xAs層９とが動作層とな
るものである。
本実施例のバルク導電型MIS−FETは、同図
に示すように、GaAs半絶縁性基板７上に設けら
れたｎ型GaAs層８とこの上に設けられたｎ型
AlxGa1-xAs層９（ただし０＜ｘ＜１）との２層
を動作層として有している。絶縁膜１０は動作層
の一部となるｎ型AlxGa1-xAs層９上に形成され
ており、この上にゲート電極１３が設けられる。
また、ソース電極１１及びドレイン電極１２はｎ
型GaAs層８上に設けられている。
に示すように、GaAs半絶縁性基板７上に設けら
れたｎ型GaAs層８とこの上に設けられたｎ型
AlxGa1-xAs層９（ただし０＜ｘ＜１）との２層
を動作層として有している。絶縁膜１０は動作層
の一部となるｎ型AlxGa1-xAs層９上に形成され
ており、この上にゲート電極１３が設けられる。
また、ソース電極１１及びドレイン電極１２はｎ
型GaAs層８上に設けられている。
このような構造に依れば、AlxGa1-xAs層９と
絶縁膜１０との界面に於ける界面準位が前述した
ように非常に小さいので、ゲート電極１３に印加
する電圧により低周波から高周波まで充分な電流
変化が得られる。然もソース電極１１及びドレイ
ン電極１２をキヤリア移動度の大きいGaAs層８
にオーミツク接触させているので相互コンダクタ
ンスを充分に大きくすることが可能となる。
絶縁膜１０との界面に於ける界面準位が前述した
ように非常に小さいので、ゲート電極１３に印加
する電圧により低周波から高周波まで充分な電流
変化が得られる。然もソース電極１１及びドレイ
ン電極１２をキヤリア移動度の大きいGaAs層８
にオーミツク接触させているので相互コンダクタ
ンスを充分に大きくすることが可能となる。
次に本実施例装置の製造方法の一例を第２図を
用いて説明すると、先ずGaAs半絶縁性基板７上
にキヤリア濃度１×1017cm-3、厚さ約0.1〜0.2μ
ｍのｎ型GaAs層８をエピタキシヤル成長させ、
更にこの上にｎ型AlxGa1-xAsをエピタキシヤル
成長させる。この場合、AlxGa1-xAsは、最上層
が適当な厚さのAlAsとなるようにｘの値を除々
に変化させて成長させる。次に、AlAsの酸化速
度がAlxGa1-xAsの酸化速度よりも速いことを利
用してAlAs層のみを熱酸化し、絶縁膜１０を形
成する。このとき、酸化されないAlxGa1-xAsに
よつてAlxGa1-xAs層９が形成される。なお、こ
のAlxGa1-xAs層９の厚さは極めて薄くなるよう
に、またキヤリア密度は小さなものとなるように
しておく。
用いて説明すると、先ずGaAs半絶縁性基板７上
にキヤリア濃度１×1017cm-3、厚さ約0.1〜0.2μ
ｍのｎ型GaAs層８をエピタキシヤル成長させ、
更にこの上にｎ型AlxGa1-xAsをエピタキシヤル
成長させる。この場合、AlxGa1-xAsは、最上層
が適当な厚さのAlAsとなるようにｘの値を除々
に変化させて成長させる。次に、AlAsの酸化速
度がAlxGa1-xAsの酸化速度よりも速いことを利
用してAlAs層のみを熱酸化し、絶縁膜１０を形
成する。このとき、酸化されないAlxGa1-xAsに
よつてAlxGa1-xAs層９が形成される。なお、こ
のAlxGa1-xAs層９の厚さは極めて薄くなるよう
に、またキヤリア密度は小さなものとなるように
しておく。
次に、酸化膜１０上に例えばAlのゲート電極
１３を形成し、またゲート電極１３に関し互いに
反対側の領域にある絶縁膜１０とAlxGa1-xAs層
９をエツチング除去してGaAs層８を露出させ、
そこに例えばAuGeNiなどのオーミツク電極を形
成して、ソース電極１１及びドレイン電極１２を
形成すれば第２図に示した構造のバルク導電型
MIS−FETが得られる。
１３を形成し、またゲート電極１３に関し互いに
反対側の領域にある絶縁膜１０とAlxGa1-xAs層
９をエツチング除去してGaAs層８を露出させ、
そこに例えばAuGeNiなどのオーミツク電極を形
成して、ソース電極１１及びドレイン電極１２を
形成すれば第２図に示した構造のバルク導電型
MIS−FETが得られる。
なお、動作層の最上層となるAlxGa1-xAs層９
及び絶縁膜１０は、上記実施例に掲げるもののほ
か、その界面準位密度が小さいものであれば他の
材質で代替することができる。また、第１層目の
半導体材料もGaAsに限定されることはない。即
ち、直接に絶縁膜を形成すると界面準位密度が大
きくなるような半導体材料に対し、本発明による
多層構造は優れた効果を奏するものである。
及び絶縁膜１０は、上記実施例に掲げるもののほ
か、その界面準位密度が小さいものであれば他の
材質で代替することができる。また、第１層目の
半導体材料もGaAsに限定されることはない。即
ち、直接に絶縁膜を形成すると界面準位密度が大
きくなるような半導体材料に対し、本発明による
多層構造は優れた効果を奏するものである。
以上の説明から判るように、本発明に依れば、
動作層がキヤリア移動度の大きな化合物半導体層
と、絶縁膜との界面特性の優れた半導体層との２
層で構成されており、且つソース電極及びドレイ
ン電極は前記化合物半導体層上に設けられている
ので、充分に大きな相互コンダクタンスが得ら
れ、然も低周波から高周波まで充分な電流変化が
得られるという効果がある。従つて、本発明をバ
ルク導電型MIS−FETあるいはこれを有する半
導体集積回路に適用すれば非常に有効である。
動作層がキヤリア移動度の大きな化合物半導体層
と、絶縁膜との界面特性の優れた半導体層との２
層で構成されており、且つソース電極及びドレイ
ン電極は前記化合物半導体層上に設けられている
ので、充分に大きな相互コンダクタンスが得ら
れ、然も低周波から高周波まで充分な電流変化が
得られるという効果がある。従つて、本発明をバ
ルク導電型MIS−FETあるいはこれを有する半
導体集積回路に適用すれば非常に有効である。
第１図は従来のバルク導電型MIS−FETの断
面図、第２図は本発明の実施例を表わすバルク導
電型MIS−FETの断面図である。 ７はGaAs半絶縁性基板、８はｎ型GaAs層、９
はｎ型AlxGa1-xAs層、１０は絶縁膜、１１はソ
ース電極、１２はドレイン電極、１３はゲート電
極である。
面図、第２図は本発明の実施例を表わすバルク導
電型MIS−FETの断面図である。 ７はGaAs半絶縁性基板、８はｎ型GaAs層、９
はｎ型AlxGa1-xAs層、１０は絶縁膜、１１はソ
ース電極、１２はドレイン電極、１３はゲート電
極である。
Claims (1)
- １ 半絶縁性基板上に設けられた化合物半導体層
と、該化合物半導体層とゲート絶縁膜との間に設
けられ該ゲート絶縁膜との界面特性の良好な半導
体層と、前記ゲート絶縁膜上に形成されたゲート
電極と、該ゲート電極に対し互いに反対方向の前
記化合物半導体層上に形成されたソース電極及び
ドレイン電極とを具備したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP705980A JPS56104472A (en) | 1980-01-24 | 1980-01-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP705980A JPS56104472A (en) | 1980-01-24 | 1980-01-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56104472A JPS56104472A (en) | 1981-08-20 |
| JPS6159676B2 true JPS6159676B2 (ja) | 1986-12-17 |
Family
ID=11655487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP705980A Granted JPS56104472A (en) | 1980-01-24 | 1980-01-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56104472A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599971A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 絶縁ゲ−ト電界効果トランジスタ |
-
1980
- 1980-01-24 JP JP705980A patent/JPS56104472A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56104472A (en) | 1981-08-20 |
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