JPS6159559A - 交換処理システムにおける入出力制御方法 - Google Patents
交換処理システムにおける入出力制御方法Info
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- JPS6159559A JPS6159559A JP18098684A JP18098684A JPS6159559A JP S6159559 A JPS6159559 A JP S6159559A JP 18098684 A JP18098684 A JP 18098684A JP 18098684 A JP18098684 A JP 18098684A JP S6159559 A JPS6159559 A JP S6159559A
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- Japan
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- channel
- interrupt
- interruption
- processing
- input
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ）発明の技術分野
本発明は、交換処理システムにおける入出力制御方法、
特に、例えば電話交換などの如く高度な実時間処理を行
う必要のある交換処理システムにおいて、入出力装置か
らの割込み要求に対応して、当該割込み要求を受付ける
処理と当該割込みに対応するメイン処理との実行時期を
分離し、実時間性にきびしい要求に対処できるようにし
た交換処理システムにおける人出力制御方法に関するも
のである。
特に、例えば電話交換などの如く高度な実時間処理を行
う必要のある交換処理システムにおいて、入出力装置か
らの割込み要求に対応して、当該割込み要求を受付ける
処理と当該割込みに対応するメイン処理との実行時期を
分離し、実時間性にきびしい要求に対処できるようにし
た交換処理システムにおける人出力制御方法に関するも
のである。
（Ｂ）技術の背景と問題点
交換処理システムにおいては、ネットワークの制御など
交換処理に付随して、例えば加入者データを格納したフ
ァイル・メモリ （ＦＭ）から制御対象となるデータを
チャネル（ＣＨＣ）を介して主記憶装置（ＭＭ）に対し
て転送させたり（ＣＣがＣＨ，Ｃに）、またタイプライ
タがらのコマンドを割込みで受付けて指定されたデータ
などを出力するといった制御が行われる。
交換処理に付随して、例えば加入者データを格納したフ
ァイル・メモリ （ＦＭ）から制御対象となるデータを
チャネル（ＣＨＣ）を介して主記憶装置（ＭＭ）に対し
て転送させたり（ＣＣがＣＨ，Ｃに）、またタイプライ
タがらのコマンドを割込みで受付けて指定されたデータ
などを出力するといった制御が行われる。
このために、例えば入出力装置（Ｉｌｏ）からの割込み
処理（ＤＭＡ転送の完了時における入出力制御装置（Ｉ
ＯＣ）からの報告割込みを含む）などが入ると、通常そ
の割込み時間帯で、入出力制御装置（ＩＯＣ）やチャネ
ル（ＣＨＣ）からの割込み要求受付け、解析実行に至る
までの全ての過程を中央制御装置（以下プロセッサとい
う）（ＣＣ）が一連の動作として処理すると、当該時間
帯内で処理が終了しない場合などでは次周期にまで８Ｋ
Ｍしたり、プロセッサＣＣＣ”）が処理中に他の入出力
装置からの割込みが非所望に待たされたりして処理効率
が低下する。
処理（ＤＭＡ転送の完了時における入出力制御装置（Ｉ
ＯＣ）からの報告割込みを含む）などが入ると、通常そ
の割込み時間帯で、入出力制御装置（ＩＯＣ）やチャネ
ル（ＣＨＣ）からの割込み要求受付け、解析実行に至る
までの全ての過程を中央制御装置（以下プロセッサとい
う）（ＣＣ）が一連の動作として処理すると、当該時間
帯内で処理が終了しない場合などでは次周期にまで８Ｋ
Ｍしたり、プロセッサＣＣＣ”）が処理中に他の入出力
装置からの割込みが非所望に待たされたりして処理効率
が低下する。
第６図はこのような態様を説明する説明図を示しており
、図示上方に示す下向き矢印の如く複数個の入出力装置
（Ｉｌｏ）からの割込み要求がまとまって発生すると、
チャネルの待ちキューの数が増大し、高優先度処理は所
定の周期毎（インクパル・タイマによって指示される）
に実行されるが図示の如（−膜処理にしわ寄せが生じる
。また上記の如くキューが発生して待ち状態が発生する
。
、図示上方に示す下向き矢印の如く複数個の入出力装置
（Ｉｌｏ）からの割込み要求がまとまって発生すると、
チャネルの待ちキューの数が増大し、高優先度処理は所
定の周期毎（インクパル・タイマによって指示される）
に実行されるが図示の如（−膜処理にしわ寄せが生じる
。また上記の如くキューが発生して待ち状態が発生する
。
なお第５図において図示左から右へ時間経過があったも
のとして示されている。
のとして示されている。
（Ｃ）発明の目的と構成
本発明は、上記の点を解決することを目的としており、
割込み要求の受付けと当該割込みに対応する処理との実
行時期を分離して、上記の問題点を解決することを目的
としている。そしてそのため、本発明の交換処理システ
ムにおける入出力制御方法は、中央制御装置と主記憶装
置とチャネルとを少なくともそなえ、上記チャネルを介
して要求される入出力装置からのチャネル割込み要求を
受付けて当該割込み要求に対応する処理を実行する交換
処理システムにおいて、上記チャネル割込み要求にもと
づいてポイントされるチャネル割込み制御プログラムが
当該チャネル割込み要求を発したチャネルのチャネル・
ナンバとチャネル・ステータス・ワードとを含む割込み
情報をスタック・エリアにセーブして上記チャネル割込
み要求発生点に復帰するよう構成されると共に、予め定
められた時点に対応して発生されるクロック割込み要求
に対応して上記中央制御装置が上記スタック・エリアの
内容にもとづいて上記チャネル割込み要求に対応する処
理を実行するようにしたことを特徴としている。以下図
面を参照しつつ説明する。
割込み要求の受付けと当該割込みに対応する処理との実
行時期を分離して、上記の問題点を解決することを目的
としている。そしてそのため、本発明の交換処理システ
ムにおける入出力制御方法は、中央制御装置と主記憶装
置とチャネルとを少なくともそなえ、上記チャネルを介
して要求される入出力装置からのチャネル割込み要求を
受付けて当該割込み要求に対応する処理を実行する交換
処理システムにおいて、上記チャネル割込み要求にもと
づいてポイントされるチャネル割込み制御プログラムが
当該チャネル割込み要求を発したチャネルのチャネル・
ナンバとチャネル・ステータス・ワードとを含む割込み
情報をスタック・エリアにセーブして上記チャネル割込
み要求発生点に復帰するよう構成されると共に、予め定
められた時点に対応して発生されるクロック割込み要求
に対応して上記中央制御装置が上記スタック・エリアの
内容にもとづいて上記チャネル割込み要求に対応する処
理を実行するようにしたことを特徴としている。以下図
面を参照しつつ説明する。
（Ｄ）発明の実施例
第１図は本発明における制御方式の一実施例態様を説明
する説明図、第２図は本発明を採用した場合の処理実行
態様を説明する説明図、第３図は本発明の交換処理シス
テムの一実施例構成、第４図は本発明の実施例構成図、
第５図は本発明の一実施例制御態様を示す。
する説明図、第２図は本発明を採用した場合の処理実行
態様を説明する説明図、第３図は本発明の交換処理シス
テムの一実施例構成、第４図は本発明の実施例構成図、
第５図は本発明の一実施例制御態様を示す。
本発明の場合、第１図に示す如く、図示左方に示す上か
ら下への太線の処理が実行されている間に、入出力装置
（Ｉｌｏ）からの割込み要求が発生すると■、■、当該
割込み情報をスタック・エリアにセーブし■、■、割込
み（ｌ？ １１フラグをクリヤ■、■して中断点に復帰
する■、■ようにする。
ら下への太線の処理が実行されている間に、入出力装置
（Ｉｌｏ）からの割込み要求が発生すると■、■、当該
割込み情報をスタック・エリアにセーブし■、■、割込
み（ｌ？ １１フラグをクリヤ■、■して中断点に復帰
する■、■ようにする。
一方、上記セーブされた割込み情報はスタック・エリア
に順次保持されており、例えば所定周期で与えられるク
ロック割込みにもとづいて■、上記スタックされている
割込みに対応する入出力制御処理が実行される［相］、
■。
に順次保持されており、例えば所定周期で与えられるク
ロック割込みにもとづいて■、上記スタックされている
割込みに対応する入出力制御処理が実行される［相］、
■。
このような制ｉｌｌ Ｍ様が採用されることによって、
上記第６図を参照して説明した如き場合の処理態様が、
第２図図示の如く大幅に改善される。即ち、スタック処
理のために場合によって多少の待ちキューが短時間発生
することもあるが、効率よく全体の処理が実行される形
となる。
上記第６図を参照して説明した如き場合の処理態様が、
第２図図示の如く大幅に改善される。即ち、スタック処
理のために場合によって多少の待ちキューが短時間発生
することもあるが、効率よく全体の処理が実行される形
となる。
第３図は本発明の交換処理システムの一実施例構成を示
す。図中の符号１は通話ネットワーク、２は呼処理プロ
セッサ、３はメモリ、４はチャネル、５はファイル・メ
モリ、６ばチャネル・アダプタ、７はメイン・プロセッ
サ、８はメモリ、９はチャネル、１０はファイル・メモ
リ制御装置、１１はファイル・メモリ、１２はタイプラ
イタ制御装置、１３はタイプライタ、１４は磁気テープ
制御装置、１５は磁気テープ装置、１６はライン・プリ
ンタ制御装置、１７はライン・プリンタ、１８は端末制
御装置、１９はディスプレイを示す。
す。図中の符号１は通話ネットワーク、２は呼処理プロ
セッサ、３はメモリ、４はチャネル、５はファイル・メ
モリ、６ばチャネル・アダプタ、７はメイン・プロセッ
サ、８はメモリ、９はチャネル、１０はファイル・メモ
リ制御装置、１１はファイル・メモリ、１２はタイプラ
イタ制御装置、１３はタイプライタ、１４は磁気テープ
制御装置、１５は磁気テープ装置、１６はライン・プリ
ンタ制御装置、１７はライン・プリンタ、１８は端末制
御装置、１９はディスプレイを示す。
また図示左端側に示す記号ＣＰＲはコール・プロセッサ
系、ＭＰＲはメイン・プロセッサ系をそれぞれ表してい
る。
系、ＭＰＲはメイン・プロセッサ系をそれぞれ表してい
る。
第３図図示構成は、分散制御型デジタル交換機システム
を表している。加入者電話機間や加入者・トランク間な
どの交換接続を行う各通話ネットワークをモジュール化
し分割して制御するようにしている。各通話ネットワー
ク１は呼処理プロセッサ２によって制御され、当該呼処
理プロセッサ２の支配下にメモリ３やチャネル４やファ
イル・メモリ５が接続されて１つの単位システムを構成
している。そして他の通話ネットワーク１とまたがって
交換接続を行う場合には、チャネル・アダプタ６を介し
、メイン・プロセッサ７へ経由して、呼処理プロセッサ
間のインタフェースをとるようにされる。当該メイン・
プロセッサ７に対しても、ファイル・メモリ１１やタイ
プライタ１３や磁気テープ装置１５やライン・プリンタ
１７やディスプレイ１９などが入出力制御装置（Ｉ Ｏ
Ｃ−１０，１２，１４，１６，１８）を介してチャネル
９経出で接続されている。
を表している。加入者電話機間や加入者・トランク間な
どの交換接続を行う各通話ネットワークをモジュール化
し分割して制御するようにしている。各通話ネットワー
ク１は呼処理プロセッサ２によって制御され、当該呼処
理プロセッサ２の支配下にメモリ３やチャネル４やファ
イル・メモリ５が接続されて１つの単位システムを構成
している。そして他の通話ネットワーク１とまたがって
交換接続を行う場合には、チャネル・アダプタ６を介し
、メイン・プロセッサ７へ経由して、呼処理プロセッサ
間のインタフェースをとるようにされる。当該メイン・
プロセッサ７に対しても、ファイル・メモリ１１やタイ
プライタ１３や磁気テープ装置１５やライン・プリンタ
１７やディスプレイ１９などが入出力制御装置（Ｉ Ｏ
Ｃ−１０，１２，１４，１６，１８）を介してチャネル
９経出で接続されている。
上述の如きシステムにおいては図示の如く制御に関して
階層構造が採用され、機能分散や負荷分散が行われるよ
うに配慮しているが、呼処理プロセッサ２においては通
話ネットワーク１の制御とチャネル４を介して入出力装
置からの割込み要求やメイン・プロセッサ系ＭＰＲから
の割込み要求などに対応する処理とを一緒に処理するこ
とが必要となる。またメイン・プロセッサ７について考
えても、各呼処理プロセッサ２との交換動作上の通信の
外に、入出力装置（Ｉ １０）からの割込み処理などを
一緒に処理することが必要となる。したがって、各呼処
理プロセッサ２やメイン・プロセッサ７におけるチャネ
ル（ＣＨＣ）側からの割込み要求に対応する処理が問題
となる。
階層構造が採用され、機能分散や負荷分散が行われるよ
うに配慮しているが、呼処理プロセッサ２においては通
話ネットワーク１の制御とチャネル４を介して入出力装
置からの割込み要求やメイン・プロセッサ系ＭＰＲから
の割込み要求などに対応する処理とを一緒に処理するこ
とが必要となる。またメイン・プロセッサ７について考
えても、各呼処理プロセッサ２との交換動作上の通信の
外に、入出力装置（Ｉ １０）からの割込み処理などを
一緒に処理することが必要となる。したがって、各呼処
理プロセッサ２やメイン・プロセッサ７におけるチャネ
ル（ＣＨＣ）側からの割込み要求に対応する処理が問題
となる。
第４図（ａ）は、第３図の全体のシステム構成中に一例
として本発明に関連する部分を示すもので、制御装置２
とメモリ３とチャネル４との間において、チャネル４が
入出力装置等とメモリ間のデータ等の転送処理を終了後
に制御装置２へ割り込みをかける例を示している。また
本発明の構成として、第４図（ｂ）にその具体的構成例
を示している。
として本発明に関連する部分を示すもので、制御装置２
とメモリ３とチャネル４との間において、チャネル４が
入出力装置等とメモリ間のデータ等の転送処理を終了後
に制御装置２へ割り込みをかける例を示している。また
本発明の構成として、第４図（ｂ）にその具体的構成例
を示している。
チャネル４からの割り込みは割り込みグループバッファ
（例えばフリップフロップ群から成る）ＩＳＧＢ２４
にセットされることで、制御装置２に割り込みがかかり
、交換動作としての呼処理等処理中には、処理を中断し
て割り込み処理部ｌ５Ｐ３０が起動され、割り込み分析
され、入出力割り込みであると入出力割り込み前処理部
ＰＲＩＯ２３を起動する。そこで一旦割り込み情報（チ
ャネル番号ＣＨＮＯ，、チャネルステータスワードＣ３
ＷＢ等）をスタックエリアに格納して、割り込み時点へ
復帰（中断点復帰）し、通常の処理が継続される。
（例えばフリップフロップ群から成る）ＩＳＧＢ２４
にセットされることで、制御装置２に割り込みがかかり
、交換動作としての呼処理等処理中には、処理を中断し
て割り込み処理部ｌ５Ｐ３０が起動され、割り込み分析
され、入出力割り込みであると入出力割り込み前処理部
ＰＲＩＯ２３を起動する。そこで一旦割り込み情報（チ
ャネル番号ＣＨＮＯ，、チャネルステータスワードＣ３
ＷＢ等）をスタックエリアに格納して、割り込み時点へ
復帰（中断点復帰）し、通常の処理が継続される。
また割り込み処理部ｌ５Ｐ３０は、その他クロツク割り
込み（例えば４ｍｓの周期的割込）や障害時の割り込み
等が発生した場合にも、割り込み分析し、適切な処理プ
ログラムへ起動をかける。
込み（例えば４ｍｓの周期的割込）や障害時の割り込み
等が発生した場合にも、割り込み分析し、適切な処理プ
ログラムへ起動をかける。
通常クロック割り込みである場合には、ハイレベル制御
プログラム（ＨＬＣＴＬ）２５１を起動し、各種必要な
処理部を起動し、処理後、ローレベル制御プログラム（
ＬＬＣＴＬ）２５２を起動し、同様に各種必要な処理部
を起動し、処理後、ベースレベル制御プログラム（ＢＬ
ＣＴＬ）２５３を起動する。ベースレベル制御処理終了
後、次の割り込みがかかるまで、システムのＯ３として
は、待機（空転）となり、ボルト部（ＨＡＬＴ）３１で
待機状態となる。
プログラム（ＨＬＣＴＬ）２５１を起動し、各種必要な
処理部を起動し、処理後、ローレベル制御プログラム（
ＬＬＣＴＬ）２５２を起動し、同様に各種必要な処理部
を起動し、処理後、ベースレベル制御プログラム（ＢＬ
ＣＴＬ）２５３を起動する。ベースレベル制御処理終了
後、次の割り込みがかかるまで、システムのＯ３として
は、待機（空転）となり、ボルト部（ＨＡＬＴ）３１で
待機状態となる。
そこで、本例では、ローレベル制御プログラム２５２の
配下で入出力インクスニース処理部（■○ＩＮＴ）２５
１０が起動され、先の人出力割り込み前処理部ＰＲＩＯ
２３にて退避された割り込み処理を行うべくスタックエ
リア（’５Ｐ）２０内の情報をワークエリア２７へ転送
し、入出力制御プログラム２５１１を起動し、各処理を
実行する。
配下で入出力インクスニース処理部（■○ＩＮＴ）２５
１０が起動され、先の人出力割り込み前処理部ＰＲＩＯ
２３にて退避された割り込み処理を行うべくスタックエ
リア（’５Ｐ）２０内の情報をワークエリア２７へ転送
し、入出力制御プログラム２５１１を起動し、各処理を
実行する。
第４図（ｂ）中のメモリ３には、チャネル４を介して入
出力装置との情報転送を行うメモリエリアＡＲ，スタッ
クエリア２０の読み出し用ポインタ２２、スタックエリ
ア２０への書込みポインタ２１、ワークエリア２７等を
備えている。
出力装置との情報転送を行うメモリエリアＡＲ，スタッ
クエリア２０の読み出し用ポインタ２２、スタックエリ
ア２０への書込みポインタ２１、ワークエリア２７等を
備えている。
なお、ここでスタックエリアはサーキュラ−形式で割り
込み順に格納していく方法（Ｆｉｒｓｔ １ｎＦｉｒ
ｓｔ ｏｕｔ形式）等が用いられる。
込み順に格納していく方法（Ｆｉｒｓｔ １ｎＦｉｒ
ｓｔ ｏｕｔ形式）等が用いられる。
さらに、 第５図は本発明の一実施例制御態様を示して
いる。上述のスタック・エリアは第５図図示スタック・
エリア２０の如くもうけられ、書込みポインタ２１によ
って指示される位置に上述の割込み情報をセーブし、ま
た読出しポインタ２２によって指示される位置から読出
される。Ｏ８の中に用意されるチャネル割込み制御プロ
グラム２３は、チャネル割込み（ＣＨＣ割込み）の発生
に対応してポイントされ、チャネル・ナンバ（ＣＨＣＮ
○、）やチャネル・ステータス・ワード（Ｃ３ＷＢ）を
含む割込み情報を上述のスタック・エリア２０内にセー
ブすると共に、割込みバッファ２４をクリヤして中断点
（第１図参照）に復帰するよう構成される。一方、第１
図図示のインタバル・タイマによるクロック割込みに対
応して、処理プログラム２５が発動されるよう構成され
る。
いる。上述のスタック・エリアは第５図図示スタック・
エリア２０の如くもうけられ、書込みポインタ２１によ
って指示される位置に上述の割込み情報をセーブし、ま
た読出しポインタ２２によって指示される位置から読出
される。Ｏ８の中に用意されるチャネル割込み制御プロ
グラム２３は、チャネル割込み（ＣＨＣ割込み）の発生
に対応してポイントされ、チャネル・ナンバ（ＣＨＣＮ
○、）やチャネル・ステータス・ワード（Ｃ３ＷＢ）を
含む割込み情報を上述のスタック・エリア２０内にセー
ブすると共に、割込みバッファ２４をクリヤして中断点
（第１図参照）に復帰するよう構成される。一方、第１
図図示のインタバル・タイマによるクロック割込みに対
応して、処理プログラム２５が発動されるよう構成され
る。
・ 該処理プログラム２５にはハイ・レベル制御プログ
ラム（ＨＬＣＴＬ）とロー・レベル制御プログ−７ム（
Ｌ Ｌ ＣＴ Ｌ）とベース・レベル制御プログラム（
ＢＬＣＴＬ）とが存在し、上記クロック割込みに対応し
て、緊急度の高い上記ハイ・レベル制御プログラム（Ｈ
ＬＣＴＬ）から順に起動される。そして、上記ロー・レ
ベル制御プログラム（ＬＬＣＴＬ）の動作の１つとして
人出力制御プログラム２５１１が起動される形となる。
ラム（ＨＬＣＴＬ）とロー・レベル制御プログ−７ム（
Ｌ Ｌ ＣＴ Ｌ）とベース・レベル制御プログラム（
ＢＬＣＴＬ）とが存在し、上記クロック割込みに対応し
て、緊急度の高い上記ハイ・レベル制御プログラム（Ｈ
ＬＣＴＬ）から順に起動される。そして、上記ロー・レ
ベル制御プログラム（ＬＬＣＴＬ）の動作の１つとして
人出力制御プログラム２５１１が起動される形となる。
即ぢ、上記スタック・エリア２０から割込み情報をワー
ク・エリア２７上に取込み、当該割込み情報を調べ、そ
れぞれの優先順位にしたがって上記ベース・レベル制御
プログラム（ＢＬＣＴＬ）の下で、各入出力装置毎に処
理を行ってゆ（。即ち、上記チャネル割込み制御プログ
ラム２３が、チャネル割込み要求に対応して、対応する
割込み情報をスタック・エリア２０上にセーブし、上記
ロー・レベル制御プログラム（ＬＬＣＴＬ）によって入
出力制御プログラム２５１１が起動され、スタック・エ
リアに保持されている割込み情報にもとづいて、上記ベ
ース・レベル制御プログラム（ＢＬＣＴＬ）の下で、割
込み処理を行ってゆく。
ク・エリア２７上に取込み、当該割込み情報を調べ、そ
れぞれの優先順位にしたがって上記ベース・レベル制御
プログラム（ＢＬＣＴＬ）の下で、各入出力装置毎に処
理を行ってゆ（。即ち、上記チャネル割込み制御プログ
ラム２３が、チャネル割込み要求に対応して、対応する
割込み情報をスタック・エリア２０上にセーブし、上記
ロー・レベル制御プログラム（ＬＬＣＴＬ）によって入
出力制御プログラム２５１１が起動され、スタック・エ
リアに保持されている割込み情報にもとづいて、上記ベ
ース・レベル制御プログラム（ＢＬＣＴＬ）の下で、割
込み処理を行ってゆく。
（Ｅ）発明の詳細
な説明した如く、本発明によれば、高い実時間性が要求
される交換処理システムの下での入出力装置側からの割
込みに対して効率よく対辱゛することが可能となり、チ
ャネルを早期に解放して他の処理に対応せしめることが
可能となる。
される交換処理システムの下での入出力装置側からの割
込みに対して効率よく対辱゛することが可能となり、チ
ャネルを早期に解放して他の処理に対応せしめることが
可能となる。
第１図は本発明における制御方式の一実施例態様を説明
する説明図、第２図は本発明を採用した場合の処理実行
態様を説明する説明図、第３図は本発明の交換処理シス
テムの一実施例構成、第４図（ａ）、 （ｂ）は本発
明の一実施例構成図、第５図は本発明の一実施例制御態
様を示す。第６図は第２図に対応する従来の場合を示す
。 図中、１は通話ネットワーク、２は呼処理プロセッサ、
７はメイン・プロセッサ、３．８はメモリ、４．９はチ
ャネル、２０はスタック・エリア、２３はチャネル割込
み制御プログラム、２５は処理プログラム、２５１１は
入出力制御プログラムを表す。
する説明図、第２図は本発明を採用した場合の処理実行
態様を説明する説明図、第３図は本発明の交換処理シス
テムの一実施例構成、第４図（ａ）、 （ｂ）は本発
明の一実施例構成図、第５図は本発明の一実施例制御態
様を示す。第６図は第２図に対応する従来の場合を示す
。 図中、１は通話ネットワーク、２は呼処理プロセッサ、
７はメイン・プロセッサ、３．８はメモリ、４．９はチ
ャネル、２０はスタック・エリア、２３はチャネル割込
み制御プログラム、２５は処理プログラム、２５１１は
入出力制御プログラムを表す。
Claims (1)
- 中央制御装置と主記憶装置とチャネルとを少なくともそ
なえ、上記チャネルを介して要求される入出力装置から
のチャネル割込み要求を受付けて当該割込み要求に対応
する処理を実行する交換処理システムにおいて、上記チ
ャネル割込み要求にもとづいてポイントされるチャネル
割込み制御プログラムが当該チャネル割込み要求を発し
たチャネルのチャネル・ナンバとチャネル・ステータス
・ワードとを含む割込み情報をスタック・エリアにセー
ブして上記チャネル割込み要求発生点に復帰するよう構
成されると共に、予め定められた時点に対応して発生さ
れるクロック割込み要求に対応して上記中央制御装置が
スタック・エリアの内容にもとづいて上記チャネル割込
み要求に対応する処理を実行するようにしたことを特徴
とする交換処理システムにおける入出力制御方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18098684A JPS6159559A (ja) | 1984-08-30 | 1984-08-30 | 交換処理システムにおける入出力制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18098684A JPS6159559A (ja) | 1984-08-30 | 1984-08-30 | 交換処理システムにおける入出力制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159559A true JPS6159559A (ja) | 1986-03-27 |
Family
ID=16092739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18098684A Pending JPS6159559A (ja) | 1984-08-30 | 1984-08-30 | 交換処理システムにおける入出力制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159559A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53145536A (en) * | 1977-05-25 | 1978-12-18 | Hitachi Ltd | Interruption process system |
| JPS5478039A (en) * | 1977-12-05 | 1979-06-21 | Hitachi Ltd | Communication controller |
| JPS57137946A (en) * | 1981-02-19 | 1982-08-25 | Nec Corp | Microprocessing system |
-
1984
- 1984-08-30 JP JP18098684A patent/JPS6159559A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53145536A (en) * | 1977-05-25 | 1978-12-18 | Hitachi Ltd | Interruption process system |
| JPS5478039A (en) * | 1977-12-05 | 1979-06-21 | Hitachi Ltd | Communication controller |
| JPS57137946A (en) * | 1981-02-19 | 1982-08-25 | Nec Corp | Microprocessing system |
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