JPH04215158A - データ転送制御方法及びインタフェース・システム - Google Patents

データ転送制御方法及びインタフェース・システム

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JPH04215158A
JPH04215158A JP3023721A JP2372191A JPH04215158A JP H04215158 A JPH04215158 A JP H04215158A JP 3023721 A JP3023721 A JP 3023721A JP 2372191 A JP2372191 A JP 2372191A JP H04215158 A JPH04215158 A JP H04215158A
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ジョン・サーマン・アドキンス
James S Pogorzelski
ジェムス・スタンレイ・ポゴゼルスキ
Jacqueline H Wilson
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般にディジタル・コン
ピュータ・システム、特にホスト・コンピュータ・シス
テムを直列通信ライン（回線）とインタフェースさせる
サブシステムに関する。
【０００２】
【従来の技術】最新のコンピュータ・システムにとって
外部との通信は極めて重要である。システムによっては
同時に動作する幾つかの直列通信リンクを持っている。 同時に動作する多重リンクを制御することは全体のシス
テム・パフォーマンスを低下させる要求をシステム・プ
ロセッサに負わせることがある。
【０００３】このパフォーマンス問題の１つの解決方法
は　”高性能”　通信アダプタを使用することである。 これらのアダプタは通信セッションの低いレベルの項目
の全てを処理する。該アダプタはこれらのホスト・シス
テムと通信し、割合に大きなブロックでデータを転送す
る。 受取ったデータ及び送信されるデータはどちらも該アダ
プタとホスト・システムの間でブロック転送により転送
される。前記転送に直接メモリ・アクセス（ＤＭＡ）を
用いてホスト中央プロセッサの負担を更に軽減すること
ができる。
【０００４】アダプタの数が限定されているシステムで
複数の通信ポートを提供するためには、１つのアダプタ
に幾つかのポートを接続することができる。しかしなが
ら、このアプローチは重要な問題を提起することがある
。幾つかの独立したポートに関するデータ及びコマンド
の処理は、特に高い通信速度で、かなり複雑になること
がある。異なる速度及びプロトコルが異なる通信ポート
に用いられると、問題は非常に深刻になる。アダプタが
全ての通信ポートのタイミングのよい処理を保証するこ
とは困難になる。
【０００５】データを喪失せずに複数の独立したポート
を処理できる通信ポート・アダプタとして用いるのに適
したシステムが提供されることが望ましい。
【０００６】
【発明が解決しようとする課題】本発明の目的はホスト
・コンピュータ・システムで通信ポート・アダプタとし
て用いるのに適したシステムを提供することである。
【０００７】本発明のもう１つの目的は１つのアダプタ
で複数の通信ポートが支援され、各々のポートは他のポ
ートに関係なく動作するシステムを提供することである
。
【０００８】更に本発明のもう１つの目的はどのポート
でもデータが失われないことを保証するように通信ポー
トが処理されるシステムを提供することである。
【０００９】
【課題を解決するための手段】本発明に従って、直列通
信アダプタは物理的な通信ポートとのインタフェースを
提供する。アダプタで実行するスケジューラは異なる優
先順位レベルでタスクをスケジュールし、時間が重要な
タスクはデータを喪失しないように速やかに実行される
。通信ポートを介して送信されるデータ又は受信された
データはアダプタのバッファに記憶され、アダプタとホ
スト・システムの間のデータ及びコマンドの通信はＤＭ
Ａチャネルによって実行されることが望ましい。
【００１０】
【実施例】図２で、一般にホスト・システムと呼ばれる
コンピュータ・システムは参照番号１０で示す。ホスト
・システム１０はシステム・バス１６に接続された中央
プロセッサ１２及びメイン・メモリ１４を含む。１以上
のユーザ・インタフェース入出力装置１８もシステム・
バス１６に接続される。これらのユーザ・インタフェー
ス入出力装置１８は一般に表示装置及びキーボードを含
み、そして大抵はマウスのような指示装置を含む。
【００１１】大容量記憶入出力装置２０もシステム・バ
ス１６に接続され、ホスト・システム１０及び１以上の
大容量記憶装置をインタフェースすることが望ましい。 これらの装置は一般に磁気ディスク装置又は光学ディス
ク装置を含む。システムによっては、前記大容量記憶入
出力装置２０を含まず、代りにネットワークに接続され
た遠隔の大容量記憶装置に依存する。直列入出力アダプ
タ２２もシステム・バス１６に接続することが望ましい
。良好な実施例では、前記アダプタ２２はホスト・シス
テム１０と複数の直列通信ポートの間の通信を提供する
。技術的に既知の種々の他の装置がホスト・システム１
０に含まれることもある。
【００１２】図２のシステムはメインのシステム・バス
１６に接続される全ての入出力装置を示す。多くの高い
パフォーマンスのシステムは中央プロセッサ１２とメイ
ン・メモリ１４の間に高速バスを設ける。前記システム
では、入出力制御装置（図示せず）は該高速バスに接続
され、次いで別の入出力バス（図示せず）を介して種々
の入出力装置１８、２０、２２に接続する。前記システ
ムでは、メイン・メモリ１４と種々の入出力装置の間で
転送されたデータは入出力制御装置を介して送られ、且
つ入出力制御装置により制御される。下記の複数ポート
の直列アダプタはどちらのタイプのシステムでも同等に
良好に作用することができる。多くの異なるタイプのコ
ンピュータ・システムでインタフェースの使用を可能に
するためには、アダプタとバスの間に適切なインタフェ
ースを設けるだけでよい。
【００１３】図１は良好な直列入出力アダプタ２２を示
す。アダプタ２２はシステム・バス・インタフェース２
４を介してシステム・バス１６に接続される。インタフ
ェース２４は高速バスのアダプタ・バス２６に接続され
る。アダプタ・バス２６には中央プロセッサ２８および
アダプタ・メモリ３０も接続される。中央プロセッサ２
８は　ＩＮＴＥＬ　８０１８６プロセッサのような市販
のマイクロプロセッサを使用することができる。アダプ
タ・メモリ３０は、技術的に既知のコンピュータ・シス
テム・メモリであり、後で説明する機能を支援する容量
が十分にあるので使用可能である。一般的な使用例では
、アダプタ・メモリ３０が持つ　５１２Ｋ　バイトの容
量は４つの通信ポートにとって十分である。中央プロセ
ッサ２８はアダプタ・メモリ３０に記憶されたプログラ
ムを用いてアダプタ２２の機能を実行する。
【００１４】４つの直列ポート・インタフェース３２、
３４、３６及び３８もアダプタ・バス２６に接続される
。図２には４つのポートが示されているが、必要ならば
、もっと多くのポートを１つのアダプタに接続すること
ができる。１枚の直列入出力アダプタ２２のカードに接
続できるポート数は、これらのポートに供給できる処理
能力とアダプタ２２のカードに接続できる物理的なポー
ト数によってのみ制限される。
【００１５】直列ポートＤＭＡ制御装置４０はアダプタ
・バス２６に接続され、アダプタ・メモリ３０とポート
３２、３４、３６、３８の間のＤＭＡ転送の制御に用い
られる。各々のポートは受信バッファにデータが使用可
能な時期及び送信バッファがデータ受信に使用可能な時
期を示す２つの信号ラインが直にＤＭＡ制御装置４０に
接続される。ＤＭＡ制御装置４０は前記信号を用いて通
信ポートとアダプタ・メモリ３０の間のＤＭＡ転送を開
始する時期を決める。
【００１６】ＤＭＡ転送を実行するために、ＤＭＡ制御
装置４０及びシステム・バス・インタフェース２４はど
ちらも、アダプタ・バス２６のバス・マスタとして動作
することができる。システム・バス・インタフェース２
４及びＤＭＡ制御装置４０はＤＭＡを用いてデータをア
ダプタ・メモリ３０へ転送するか又はアダプタ・メモリ
３０から転送する。更に、インタフェース２４もシステ
ム・バス１６のバス・マスタになり、ＤＭＡチャネルを
用いてメイン・メモリ１４へ又はメイン・メモリ１４か
らデータを転送することができる。本明細書に記述され
た実施例では、システム・バス・インタフェース２４に
より１つのＤＭＡチャネルが用いられ、通信ポート３２
、３４、３６及び３８の全てのデータを転送する。
【００１７】アダプタ２２の動作を制御するために、中
央プロセッサ２８は後で説明する幾つかの異なるルーチ
ンを実行する。次にどのタスクを実行すべきかを決める
タスク・スケジューラ・ルーチンは非常に重要である。 システム・バス・インタフェース２４を介してシステム
・バス１６へ又はシステム・バス１６からのＤＭＡ転送
をセットアップし、アダプタ・メモリ３０と通信ポート
の間の送受信動作をセットアップし且つ種々の誤り条件
を処理するための種々のルーチンは中央プロセッサ２８
によって実行される。
【００１８】図３はアダプタでタスクをスケジュールす
るのに用いることが望ましいスケジューラ作業テーブル
５０を示す。異なるタスクは図３に示すレベル０からレ
ベル６までの異なる優先順位レベルで動作する。実際に
使用される優先順位の数は特定の実施例に適合するよう
に必要に応じて変更できる。優先順位レベル０は最高の
優先順位であり、優先順位レベル６は最低の優先順位で
ある。
【００１９】優先順位の各々は実行待ちのタスクを示す
エントリーを有する。優先順位レベル１〜６の各々はア
ダプタの各々の通信ポートに対応する１つのエントリー
を持つビットマップから成る。もしどれか特定のビット
の値が１であれば、対応するポートはスケジュールされ
た対応するタスクを持っている。
【００２０】スケジューラ作業テーブル５０にあるビッ
トは種々の割込みハンドラ及び後で詳細に説明するタス
クの実行によりセットされる。ハードウェア割込みが起
きると、適切なハンドラは、どのルーチンを呼出して処
理するかを決定し、スケジューラ作業テーブル５０にあ
るビットをセットして前記ルーチンをスケジュールする
。ルーチンが実行されると、該ハンドラはテーブル５０
にあるビットをセットして他のルーチンをスケジュール
できる。一般にそれ自身のビットをリセットすることに
より、それ自身がスケジュール解除（ｕｎｓｃｈｅｄｕ
ｌｅ）される。
【００２１】最高の優先順位レベル、レベル０は現にス
ケジュールされた、当該優先順位レベルのタスクの数を
示すカウンタとして用いられる。この動作の相違点は後
で詳細に説明する。実施例によっては、他の優先順位レ
ベルをこのように用いるか又は全く用いないことが望ま
しいことがある。
【００２２】最高の優先順位レベルはシステム・バスＤ
ＭＡ転送を実行するタスクである。タスクがシステム・
バスＤＭＡ転送を必要とする毎にレベル０カウンタが増
分され、必要な識別情報がアダプタ・メモリ３０にある
リストに加えられる。１つのシステム・バスＤＭＡチャ
ネルだけが使用可能であるから、任意の所与の時刻に１
つのシステム・バスＤＭＡタスクだけが動作できる。残
りのタスクはどれも現に実行中のシステム・バスＤＭＡ
タスクが終了し、該残りのタスクが実行できるようにな
るまで待たなければならない。後で説明するようにシス
テム・バスＤＭＡタスクを実行している間に他のタスク
もアダプタで実行することができる。
【００２３】通信ポートがフレームを受信し終ったとき
レベル１のタスクが呼出され、受信されたフレームの妥
当性を種々のステップを用いて検査しなければならない
。データ受信タスクは受信されたフレームを検査し、誤
りがあればフラグを立てる。データ受信タスクはシステ
ム・バスにより該受信フレームをホストにＤＭＡ転送す
ることもスケジュールする。
【００２４】次の優先順位レベル２のタスクはデータ送
信タスクである。このタスクはアダプタ・メモリ３０か
ら適切な通信ポートへのデータ転送を開始する。ポート
を介して通信されるデータのフレームのアセンブルが終
るか又は前のフレームが送信を終了すると、データ送信
タスクがスケジュールされる。
【００２５】レベル３のタスクは通信ポートに誤りが現
われる毎に呼出される誤り／状況タスクである。このタ
スクによって処理される誤りのタイプは制御信号の予期
しない変更並びにデータ伝送誤りのようなライン誤りを
含むことが望ましい。
【００２６】後に説明する状況では、ポートによって生
成される種々の事象即ちデータの送信又は受信はキュー
（待ち行列）に入れて後の処理を待たなければならない
。レベル４はポート応答キューでエントリーを処理する
タスクである。同様に、レベル５は後の処理を待つため
にキューに入れられているポートに送られるコマンドを
処理するタスクである。ポート応答キュー及びポート・
コマンド・キューの使用は通信ポートがその最新の動作
を終了するのを待たことなく種々のタイプの処理を実行
できるようにする。例えば、ホスト・システムに都合の
よいときにコマンドをポートに送ることができ、それら
のコマンドはポートに印加されるまでキューに駐在する
。到来する事象は直列入出力アダプタ２２で中央プロセ
ッサ２８がそれらを処理できるまでポート応答キューに
記憶される。
【００２７】最低の優先順位、レベル６は非活動状態に
なっているタスクを活動化するために使用される。時に
は所定の事象が起きるまでタスクの動作を延期させるこ
とが望ましい。後で説明するように、このタスクは非活
動状態にすることができるので延期されたままである。 所定の事象が起きると、該事象に関連した割込みハンド
ラはポート応答キュー・タスクをスケジュールし、スケ
ジューラ作業テーブル５０のレベル６の適切なビットを
セットする。当該ポートの活動化タスクが選択され実行
されると、該延期されたタスクは実行を再開する。
【００２８】図４、図５及び図６はタスクをスケジュー
ルし実行する方法を示す。スケジューラは図４で無限ル
ープを実行する。現に選択されたタスク又はプロセスは
終了に至るまでステップ６０で実行される。タスクの実
行が終了すると、スケジューラはタスクがスケジュール
される最高の優先順位レベルをステップ６２で選択する
。次にステップ６４でスケジューラは実行されるタスク
を当該優先順位レベルの範囲内で選択する。選択された
優先順位レベルで２以上のタスクが実行されるように選
択されると、ラウンドロビン方式が用いられ、次にどの
タスクを実行すべきかを決定する。これは、全てのポー
トを同等に処理すること、及び同じ優先順位レベルでタ
スクがスケジュールされている全ての他のポートがサー
ビスされるまでどのポートも所与の優先順位レベルのど
れかでタスクを実行しないことを保証する。タスクが選
択されたのち、制御はステップ６０に戻り、該選択され
たタスクが実行される。
【００２９】ステップ６２および６４は極めて速やかに
動作し、割込みできないことが望ましい。なぜなら、し
ばしば起きることがある種々の割込みはスケジューラ作
業テーブル５０の更新によってタスクをスケジュールし
、この動作はステップ６２及び６４の選択プロセスを妨
げるからである。ステップ６０のプロセス実行は割込み
可能であり、システム及び通信ポートにより生成された
種々のハードウェア割込みが用いられ、スケジューラ作
業テーブル５０内のタスクが更にスケジュールされる。
【００３０】図５は割込みを処理する一般的な方法を示
す。アダプタ２２でハードウェア割込みが起きると、中
央プロセッサ２８の制御は汎用割込みルーチンに移され
る。このルーチンはステップ６６で割込みの種類を識別
し、適切な割込みハンドラを実行する。ステップ６８で
実行する割込みハンドラは非常に短く且つ割込み不可能
にすることが望ましい。割込みハンドラは一般に割込み
の原因を明らかにし、定期的にスケジュールされたタス
クの１つが見つけることができる適切な領域に１つか２
つのデータ項目をコピーし、ステップ７０でスケジュー
ラ作業テーブル５０を更新して適切なタスクをスケジュ
ールする。従って、ステップ６０でタスクが実行されて
いる間に、追加して実行されるタスクが種々の割込みハ
ンドラによって作業テーブル５０でスケジュールされる
。
【００３１】図５の方法は種々のタスクの優先使用を不
可能にするときに使用される。換言すれば、実行中のタ
スクが終了してから別のタスクがスケジューラにより開
始される。大抵のタスクはかなり短いから、これによっ
て大抵のシステムでは問題は生じない。しかしながら、
希望があれば種々のタスクの優先使用を可能にすること
ができる。もしそうなれば、より高い優先順位のタスク
の割込みによるスケジューリングは現在のタスクの実行
を延期させ、より高い優先順位のタスクが直ちに実行さ
れる。図６はこのような状況における割込み処理の流れ
図を示す。
【００３２】ハードウェア割込みが起きると、割込みの
種類がステップ７２で識別され、ステップ７４で適切な
割込みハンドラが実行される。前述のように、割込みハ
ンドラを実行することにより、ステップ７６でスケジュ
ーラ作業テーブル５０が更新される。そしてステップ７
８で、現に実行中のタスクよりも高い優先順位を持つ作
業がスケジュールされているかどうかを検査する。ステ
ップ８０で、より高い優先順位のタスクがスケジュール
されていなければ、現在のタスクの実行が再開される。 もしステップ７４で、より高い優先順位のタスクが割込
みハンドラの実行中にスケジュールされたならば、現に
実行中のプロセスはステップ８２で中断され、該より高
い優先順位のプロセスの実行を開始するために再びスケ
ジューラが呼出される。
【００３３】図７はアダプタ・メモリ３０内に記憶され
た重要なデータ構造の一部を示す。メモリ３０の主要部
分は送受信バッファ９０によって取出すことが望ましい
。これらのバッファ９０はメモリ３０内で自由に使用で
きる空間から動的に割振られる。送受信バッファ９０の
ために自由に使用できる空間のリストは技術的に既知の
方法で維持される。
【００３４】ベクトル・テーブル９１は種々のタスク及
び割込みで使用するために割振られる。スタック９２は
一時的にデータを記憶するためにポート毎に独立して割
振られる。従って、アダプタ２２に４つの通信ポートが
設けられると、メモリ３０内に４つのスタックが割振ら
れる。別のスタック９３はスケジューラによって使用さ
れ、他のポートも、対応するポートがアクセスする種々
のデータ構造を指すポインタを含むポート制御ブロック
９４を有する。ポート・コマンド・キュー９６はポート
毎に、該ポートに送られたコマンドを含むＦＩＦＯキュ
ーを提供する。ポートに送られたコマンドの各々は、ポ
ート・コマンド・エレメントと呼ばれる標準的なサイズ
のデータ構造に入れられ、各々のキューのコマンドは循
環バッファに入れられる。
【００３５】ホストに又はホストから送られるデータを
必要とするポート・コマンドが実行されると、該データ
転送プロセスが終了するまで、前記ポートのそれ以上の
コマンドは実行することができない。システムによって
は、ポートを介してデータを転送するピンポン・バッフ
ァを用いることができる。前記の場合、もしポートの１
チャネルが活動状態であれば、他のチャネルは次の転送
のためにセットアップすることができる。ポート・コマ
ンド・キュー９６で待っているポート・コマンドは他の
バッファを準備するために実行することができる。
【００３６】ポートの各々はポート・コマンド・キュー
９６と同様に循環バッファから成る対応するポート応答
キュー９８も持っている。ポート応答キュー９８はシス
テムが処理せねばならない対応するポートによって生成
されたエントリーを含む。もしポートのシステム・バス
ＤＭＡ転送が実行中であれば、該ポートが生成している
全ての前記応答はポート応答キュー９８に送付されねば
ならない。そのうえ、もしポートが非活動状態であれば
、所定の事象の発生によって活動化させるために該ポー
トによって生成された全ての応答は適切なポート応答キ
ュー９８に送付される。
【００３７】アダプタ・メモリ３０内には、スケジュー
ラ、種々のスケジュールされたタスク及び割込みハンド
ラの実行可能コード１００もある。技術的に既知の一時
変数記憶に用いる幾つかの他の位置はアダプタ・メモリ
３０にあるが、図７には特に図示しない。スケジューラ
作業テーブル５０もメモリ３０に含まれる。
【００３８】図８はシステム・バスＤＭＡタスクの動作
を示す。前述のように、システム・バスＤＭＡタスクは
スケジューラ作業テーブル５０を他のレベルとは異なる
ように使用し、スケジューラ作業テーブル・エントリー
は、タスクがスケジュールされるポートを識別するので
はなく、スケジュールされるタスクの数を示す。システ
ム・バスＤＭＡタスクがスケジュールされると、要求さ
れたタスクの表示は別のデータ構造（図示せず）に記憶
され、該スケジュールされたシステム・バスＤＭＡタス
クの１つは希望する任意の優先順位方式により選択され
る。
【００３９】ひとたびシステム・バスＤＭＡタスクが開
始されると、該転送が行われている間に他のアダプタ処
理を開始することができる。スケジューラはできればレ
ベル０をスケジュールしようと試みるから、システム・
バスＤＭＡ転送の期間はレベル０のエントリーを０にセ
ットする必要がある。従って、図８で、選択されたシス
テム・バスＤＭＡタスクが実行する最初のステップ１０
８は、スケジューラ作業テーブル５０のレベル０に反映
される現在のＤＭＡカウントを保管することである。次
に、ステップ１１０でスケジューラ作業テーブル５０の
レベル０に０が入力され、ステップ１１２でシステム・
バスＤＭＡタスクが開始される。ステップ１１２でひと
たびＤＭＡが開始されると、制御はスケジューラに戻り
、新たに実行されるタスクを選択する。
【００４０】しばらくして、ステップ１１４でシステム
・バスＤＭＡ転送が終了する。この時点で、追加のタス
クをステップ１１６でスケジュールする必要がある。そ
してスケジューラ作業テーブル５０のレベル０エントリ
ーがステップ１１８で復元される。テーブル５０のレベ
ル０に戻される値はそれが復元される前に減分されるこ
とが望ましい。
【００４１】もしデータをホスト・システムからアダプ
タ２２に転送するＤＭＡ送信が発生していれば、ポート
・コマンド・キュー９６にかかっているロック（後で説
明する）を外す必要がある。そしてポート・コマンド・
キューのタスクがスケジュールされる。データをアダプ
タ２２からホスト・システムに転送するＤＭＡ受信が終
了すると、ポート応答キュー９８のタスクがスケジュー
ルされる。そして当該ポートの応答事象のポート応答キ
ュー９８への送付を生じる大域フラグがクリアされ、ポ
ート応答を通常通り処理することができる。これらの動
作の全てはステップ１１６で行われる。
【００４２】図９はデータ送信タスクの動作を示す。フ
レーム割込みの終りがポートによる送信動作の終了を示
すとき、このタスクがスケジュールされる。最初にステ
ップ１２０で、タスクは関連情報をポート制御ブロック
に入れて終了を合図する。そしてステップ１２２で、送
信バッファがクリアされ自由になる。ステップ１２４で
、スケジューラ作業テーブル５０に適切なビットをセッ
トすることによりポート・コマンド・キューのタスクが
スケジュールされる。もしステップ１２６でもう１つの
フレームが送信可能であれば、ステップ１２８で送信を
開始し、タスクは終了する。もしステップ１２６で送信
可能なフレームがなければ、タスクは単にリターンする
。
【００４３】図１０はデータ受信タスクにより実行され
るステップを示す。最初にステップ１３０で、通信ポー
トに用いる通信プロトコルを特に処理するためにコード
化されている手順が呼出される。通信ポートに用いるプ
ロトコルは対応するポート制御ブロック９４に含まれた
適切な値で指示される。ブロック１３２に示すステップ
は実際にプロトコル特定手順によって実行される。受信
フレームはステップ１３４で処理され、ステップ１３６
で適切なエントリーがポート応答キュー９８に加えられ
る。もし受信データ・フレーム内に誤りが起これば、誤
り／状況タスクをスケジュールできる。
【００４４】図１１は誤り／状況タスクにより実行され
るステップを示す。ステップ１４０で誤り識別子は割込
みハンドラによってポート制御ブロック９４にコピーさ
れ、誤りが生じたポートは当該ポートを後にアクセスす
るタスクを指示する。誤り識別子は発生した誤りのタイ
プを指示する。ステップ１４２で対応する可能な誤りソ
ースが検査される。ひとたび誤りのソースが識別される
と、ステップ１４４で当該ポートのポート応答キュー９
８に適切なエントリーが加えられる。これらのエントリ
ーの処理が終了すると、該ポート誤りはホスト・システ
ム１０に通知される。
【００４５】図１２はポート応答キュー９８のタスクの
動作を示す。最初にステップ１５０でポート応答キュー
９８が空であるかどうかを検査する。もし空であれば、
自動的にポート応答を該キューに再送するために用いる
フラグがステップ１５２でクリアされ、ポート応答は通
常の方法で処理される。そしてタスクはステップ１５４
でそれ自身をスケジューラ作業テーブル５０からスケジ
ュール解除して終了する。もしステップ１５０で該キュ
ーにエントリーがあれば、ステップ１５６で次のエント
リーが選択される。ステップ１５８で次のエントリーが
ホスト・システム１０へのＤＭＡ転送を必要とする応答
であるかどうかを検査する。もしそうなら、バス・マス
タＤＭＡタスクがステップ１６０でスケジュールされ、
現在のタスクはステップ１５４でスケジュール解除され
る。もし次のエントリーがＤＭＡ転送ではないならば、
ステップ１６２で該ポートのタスクが非活動状態である
かどうかを検査する。もし非活動状態ではないならば、
ステップ１６４で該応答はホスト・システム１０に送ら
れる。もしタスクが非活動状態であるならば、ステップ
１６６で非活動状態／活動化タスクがスケジュールされ
、現在のタスクはステップ１５４でスケジュール解除さ
れる。
【００４６】図１３はポート・コマンド・キュー９６の
タスクにより実行されるステップを示す。一般に、この
タスクはポート・コマンド・キュー９６で次のエントリ
ーを選択し実行する。種々の事象の発生は次のポート・
コマンド・エントリーの実行を妨げることがある。最初
に、ステップ１７０でポート・コマンド・キュー９６か
ら次のエントリーを選択する。もしステップ１７２で次
のエントリーがロックされていなければ、システム・バ
スＤＭＡ動作を必要とするかどうかをステップ１７４で
検査する。前期動作が必要ではなく且つステップ１７６
でポートが使用可能であれば、ステップ１７７で次のデ
ータ・ブロックの送信がセットアップされ、ステップ１
７８でデータ送信タスクがスケジュールされる。前述の
ように、もしポート毎に２つのピンポン・バッファが設
けられるならば、送信は２つまで前処理することができ
る。
【００４７】多くの場合、システム・バスＤＭＡ転送を
実行しアダプタ２２にデータを転送した後にデータを送
信することができる。もしステップ１７４の検査結果が
肯定応答であれば、ステップ１８０で適切なシステムＤ
ＭＡ動作をスケジュールし、ステップ１８２で現に選択
されたポート・コマンド・キュー９６のエントリーをロ
ックする必要がある。そしてこのポートのレベル５のタ
スクはステップ１８４でスケジュール解除される。図８
に関連して前述したように、システム・バスＤＭＡタス
クの終了により、ステップ１８２でセットされたロック
が外され、このポートのポート・コマンド・キューのタ
スクは再びスケジュールされる。図１３の次回のプロセ
スでは、ステップ１７４のシステムＤＭＡ検査の結果は
否定応答になる。もしステップ１７２で次のエントリー
がロックされているか又はステップ１７６で該ポートが
使用できなければ、制御はステップ１８４に移り、ステ
ップ１８４でこのポートのスケジューラ作業テーブル５
０内のレベル５のエントリーはスケジュール解除される
。
【００４８】図１４はタスクがそれ自身を非活動化し次
いで活動化されるときに実行されるステップを示す。最
初にステップ１９０でポートの　ＳＬＥＥＰ−ＥＮＡＢ
ＬＥ（非活動化イネーブル）　変数がセットされる。タ
スクはステップ１９１で非活動状態に移行し、ステップ
１９２で該ポートの現在のコンテキスト（情況）はスタ
ックに保管される。ＳＬＥＥＰ−ＥＮＡＢＬＥ変数をス
テップ１９０でセットすることにより、該ポートで生成
された応答はどれもポート応答キュー９８に送られる。 そして非活動状態に移行しているタスクはステップ１９
４で脱出し、他の処理が行われる。他の処理が行われて
いる間、ステップ１９２で保管されたコンテキストはそ
のままポート・スタック９２に残る。
【００４９】新しい事象がポート応答キュー９８に加え
られると、ポート応答キュー９８のタスクは非活動状態
のタスクを活動化し、ステップ１９６で前記コンテキス
トはスタックから復元される。ステップ１９８でこの活
動化事象が終末条件に達したかどうかを判定する検査が
行われる。もし達していなければ、タスクは単にステッ
プ１９１に戻り非活動状態に移行する。もし前記事象に
より実際にタスクが活動化されれば、ステップ２００で
その実行が再開される。タスクが終了すると、ＳＬＥＥ
Ｐ−ＥＮＡＢＬＥ変数はリセットされる。タスクはその
実行中の後の段階でそれ自身を再び非活動状態にし、前
述のシーケンスの事象を反復させることができる。
【００５０】非活動状態のタスクの活動化はスケジュー
ル可能な最下位レベルのタスクであるから、前記タスク
が活動化されたとき、ホスト・システム１０はステップ
１９２でスタックに保管されたコンテキストをスタック
の最上部のフレームとして取得することが保証される。 活動化は他のタスク又は割込みによってもスケジュール
され、スケジューラ作業テーブル５０のレベル６に適切
なビットをセットする。
【００５１】前述のシステムはアダプタ２２で種々の通
信サブタスクの優先順位スケジューリングを可能にする
。支援可能な優先順位レベルの数及び通信ポート数は基
本的なスケジューラを変更することなく容易に拡張され
る。良好な実施例のアダプタは２つの異なるレベルのＤ
ＭＡ転送を支援する。１つのレベルはアダプタ・バス２
６によって実行されるＤＭＡ転送であり、もう１つのレ
ベルはシステム・バス・インタフェース２４によって実
行されるシステム・バス１６によるＤＭＡ転送である。
【００５２】タスクは時間的に最も重要なタスクが最高
の優先順位を持つように良好なスケジューラ作業テーブ
ル５０によって優先順位が決められている。通信ポート
によるデータ損失を避けるためにタイミングよく実行す
る必要があるデータ送信タスク及びデータ受信タスクは
、キュー９６及びキュー９８に配列された種々のコマン
ド及び応答の処理よりも高い優先順位を有する。それ自
身を非活動状態にするタスクは、当該タスクの時間が重
要な要素ではないことを意味し、全体のうちで最低の優
先順位を有する。システム・バスＤＭＡ転送は１つの資
源が全てのポート間で共用されるので隘路になる傾向が
あり、従ってシステム・バスＤＭＡタスクは最高の優先
順位が与えられる。システム・バスＤＭＡ転送が行われ
ている間に他のタスクがアダプタ２２で実行される機構
が設けられる。優先順位レベル毎にラウンドロビン方式
が用いられるから、ポートが不足することはない。
【００５３】
【発明の効果】以上説明したように本発明によれば、ホ
スト・コンピュータ・システムで通信ポート・アダプタ
として用いるのに適したシステムを提供することができ
る。
【図面の簡単な説明】
【図１】図２のシステムで使用する良好な直列通信アダ
プタのブロック図である。
【図２】本発明を適用することのできるホスト・コンピ
ュータ・システムのブロック図である。
【図３】本発明による良好なスケジューラ作業テーブル
を示す図である。
【図４】良好なアダプタ・システムにおけるタスク実行
の流れ図である。
【図５】良好なアダプタ・システムにおける割込みの流
れ図である。
【図６】良好なアダプタ・システムにおける割込みの流
れ図である。
【図７】良好なアダプタに含まれたメモリの内容を示す
図である。
【図８】本発明によりスケジュール可能な選択機能の動
作の流れ図である。
【図９】本発明によりスケジュール可能な選択機能の動
作の流れ図である。
【図１０】本発明によりスケジュール可能な選択機能の
動作の流れ図である。
【図１１】本発明によりスケジュール可能な選択機能の
動作の流れ図である。
【図１２】本発明によりスケジュール可能な選択機能の
動作の流れ図である。
【図１３】本発明によりスケジュール可能な選択機能の
動作の流れ図である。
【図１４】本発明によりスケジュール可能な選択機能の
動作の流れ図である。
【符号の説明】
１０　　ホスト・システム １２　　中央プロセッサ １４　　メイン・メモリ １６　　システム・バス １８　　ユーザ・インタフェース入出力装置２０　　大
容量記憶入出力装置 ２２　　直列入出力アダプタ ２４　　システム・バス・インタフェース２６　　アダ
プタ・バス ２８　　中央プロセッサ ３０　　アダプタ・メモリ ３２　　直列ポート・インタフェース ３４　　直列ポート・インタフェース ３６　　直列ポート・インタフェース ３８　　直列ポート・インタフェース ４０　　直列ポートＤＭＡ制御装置 ５０　　スケジューラ作業テーブル ９０　　送受信バッファ ９１　　ベクトル・テーブル ９２　　スタック ９３　　スタック ９４　　ポート制御ブロック ９６　　ポート・コマンド・キュー ９８　　ポート応答キュー １００　　実行可能コード

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】複数の通信ポートとホスト・システムの間
    のデータ転送を制御する方法であって、該ポートと中間
    メモリの間、及び中間メモリとホスト・システムの間の
    データ転送の部分を実行する複数のタスクを規定し、優
    先順位を該規定されたタスクに割当て、該ポートで起き
    る事象に応答してホスト・システム内で実行されるタス
    クをスケジュールし、且つタスクが終了すると、次に実
    行するタスクとして全てのスケジュールされたタスクの
    中から最高優先順位を持つタスクを選択するデータ転送
    制御方法。
  2. 【請求項２】請求項１記載の方法であって、ラウンドロ
    ビン方式を用いてスケジュールされる全てのポートのタ
    スクが実行されるデータ転送制御方法。
  3. 【請求項３】請求項１記載の方法であって、前記スケジ
    ューリング・ステップは、対応するテーブル・エントリ
    ーに情報を書込むことによって、スケジュールされる各
    々の規定されたタスクのエントリーを取得するテーブル
    を供給するステップを含むデータ転送制御方法。
  4. 【請求項４】請求項３記載の方法であって、テーブル内
    の少なくとも１つのエントリーはポートのうちの１つに
    各々が対応する複数のサブエントリーを有し、対応する
    サブエントリーに情報を書込むことによって、実行され
    るポートのタスクがスケジュールされるデータ転送制御
    方法。
  5. 【請求項５】請求項４記載の方法であって、各々のサブ
    エントリーは１つのデータ・ビットを含むデータ転送制
    御方法。
  6. 【請求項６】請求項３記載の方法であって、テーブル内
    の少なくとも１つのエントリーは対応するタスクがスケ
    ジュールされた回数のカウントを表わし、該エントリー
    内の値を増分することによりタスクがスケジュールされ
    るデータ転送制御方法。
  7. 【請求項７】請求項１記載の方法であって、タスクをス
    ケジュールする事象はホスト・システム又はポートによ
    って呼出されるハードウェア割込みを含むデータ転送制
    御方法。
  8. 【請求項８】請求項７記載の方法であって、タスクをス
    ケジュールする事象は更にスケジュールされたタスクの
    実行を含むデータ転送制御方法。
  9. 【請求項９】複数の通信ポートとホスト・システムをイ
    ンタフェースするインタフェース・システムであって、
    ホスト・システムとのインタフェース、中間メモリ、該
    インタフェース・システムの動作を制御するプロセッサ
    、複数の通信ポート、前記ホスト・インタフェース、前
    記中間メモリ、前記プロセッサ及び前記通信ポートを接
    続するバス、前記プロセッサによって実行される複数の
    通信タスク及び前記タスクの実行をスケジュールする手
    段を含むインタフェース・システム。
  10. 【請求項１０】請求項９記載のシステムであって、通信
    タスクの各々は優先順位レベルを割当てられ、より高い
    優先順位レベルを有するスケジュールされたタスクはよ
    り低い優先順位を有するスケジュールされたタスクより
    も前に実行されるインタフェース・システム。
  11. 【請求項１１】請求項１０記載のシステムであって、前
    記スケジュールする手段は前記タスクに対応するエント
    リーを有するテーブルを含み、対応するテーブル・エン
    トリーに情報を書込むことによってタスクがスケジュー
    ルされるインタフェース・システム。
  12. 【請求項１２】請求項１１記載のシステムであって、ホ
    スト・システム及び前記通信ポートによって生じた割込
    みに応答して該テーブル・エントリーに情報が書込まれ
    るインタフェース・システム。
  13. 【請求項１３】請求項１２記載のシステムであって、タ
    スクを実行することによってテーブル・エントリーにも
    情報が書込まれるインタフェース・システム。
  14. 【請求項１４】請求項１１記載のシステムであって、少
    なくとも１つのエントリーは前記通信ポートの１つに各
    々が対応する複数のビットを含み、実行される前記ポー
    トの１つのタスクはその対応するビットに書込むことに
    よってスケジュールされるインタフェース・システム。
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