JPS6155300U - - Google Patents
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- Publication number
- JPS6155300U JPS6155300U JP14052084U JP14052084U JPS6155300U JP S6155300 U JPS6155300 U JP S6155300U JP 14052084 U JP14052084 U JP 14052084U JP 14052084 U JP14052084 U JP 14052084U JP S6155300 U JPS6155300 U JP S6155300U
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- JP
- Japan
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- output
- limiting
- output line
- voltage
- inverter
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 2
Description
第１図は本考案の実施例を示す回路図、第２図
は従来例を示す回路図である。 １５…ＲＯＭ部、１６…最低電圧制限回路、１
７…最高電圧制限回路、１８…出力回路、２９…
MOSFET。
は従来例を示す回路図である。 １５…ＲＯＭ部、１６…最低電圧制限回路、１
７…最高電圧制限回路、１８…出力回路、２９…
MOSFET。
Claims (1)
- 多数のＭＯＳトランジスタが直列接続されて成
るＲＯＭ部の出力線と電源との間に、前記出力線
の電圧変化幅を制限する最低電圧制限回路、及び
最高電圧制限回路と、該最高電圧制限回路の制限
電圧を決定するインバータの出力を入力とする出
力回路とが接続された半導体メモリに於いて、前
記出力線と接地間にＭＯＳトランジスタを設け、
該ＭＯＳトランジスタのゲートを前記インバータ
の出力に接続したことを特徴とする半導体メモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14052084U JPS6155300U (ja) | 1984-09-17 | 1984-09-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14052084U JPS6155300U (ja) | 1984-09-17 | 1984-09-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155300U true JPS6155300U (ja) | 1986-04-14 |
Family
ID=30698875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14052084U Pending JPS6155300U (ja) | 1984-09-17 | 1984-09-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155300U (ja) |
-
1984
- 1984-09-17 JP JP14052084U patent/JPS6155300U/ja active Pending