JPS6155297U - - Google Patents
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- Publication number
- JPS6155297U JPS6155297U JP13950584U JP13950584U JPS6155297U JP S6155297 U JPS6155297 U JP S6155297U JP 13950584 U JP13950584 U JP 13950584U JP 13950584 U JP13950584 U JP 13950584U JP S6155297 U JPS6155297 U JP S6155297U
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- address signal
- transistors
- series
- mos
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
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- Static Random-Access Memory (AREA)
Description
第１図は本考案の実施例を示す回路図、第２図
は従来例を示す回路図である。 ６…負荷ＭＯＳトランジスタ、７，８，１１…
ＭＯＳトランジスタ、１０…共通線、１２…拡散
抵抗。
は従来例を示す回路図である。 ６…負荷ＭＯＳトランジスタ、７，８，１１…
ＭＯＳトランジスタ、１０…共通線、１２…拡散
抵抗。
Claims (1)
- 電源と接地間に少なくとも負荷ＭＯＳトランジ
スタと、アドレス信号の１ビツトの信号がゲート
に印加された第１のＭＯＳトランジスタとが直列
接続されて成る直列回路が一対設けられ、各々の
直列回路内の前記第１のＭＯＳトランジスタのド
レイン領或間にアドレス信号が印加された第２の
ＭＯＳトランジスタが複数並列接続されて成るア
ドレスデコーダ回路に於いて、前記各直列回路の
前記第１のＭＯＳトランジスタから最も離れたそ
のドレイン領域の部分と接地間に、前記第１のＭ
ＯＳトランジスタのゲートに印加されたアドレス
信号が共通に印加された第３のＭＯＳトランジス
タを設けることを特徴とするアドレスデコーダ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13950584U JPS6155297U (ja) | 1984-09-14 | 1984-09-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13950584U JPS6155297U (ja) | 1984-09-14 | 1984-09-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155297U true JPS6155297U (ja) | 1986-04-14 |
Family
ID=30697882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13950584U Pending JPS6155297U (ja) | 1984-09-14 | 1984-09-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155297U (ja) |
-
1984
- 1984-09-14 JP JP13950584U patent/JPS6155297U/ja active Pending