JPS6155298U - - Google Patents
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- Publication number
- JPS6155298U JPS6155298U JP14051984U JP14051984U JPS6155298U JP S6155298 U JPS6155298 U JP S6155298U JP 14051984 U JP14051984 U JP 14051984U JP 14051984 U JP14051984 U JP 14051984U JP S6155298 U JPS6155298 U JP S6155298U
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- gate
- transistor
- ground
- power supply
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 2
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Description
第１図は本考案の実施例を示す回路図、第２図
は従来例を示す回路図である。 ６…負荷ＭＯＳトランジスタ、７…第１のＭＯ
Ｓトランジスタ、８…第２のＭＯＳトランジスタ
、９…第３のＭＯＳトランジスタ、１０…共通線
、１１…第４のＭＯＳトランジスタ。
は従来例を示す回路図である。 ６…負荷ＭＯＳトランジスタ、７…第１のＭＯ
Ｓトランジスタ、８…第２のＭＯＳトランジスタ
、９…第３のＭＯＳトランジスタ、１０…共通線
、１１…第４のＭＯＳトランジスタ。
Claims (1)
- 電源と接地間に負荷ＭＯＳトランジスタと、ゲ
ートに所定電位が印加された第１のＭＯＳトラン
ジスタと、アドレス信号の一つがゲートに印加さ
れた第２のＭＯＳトランジスタとが接続された直
列回路が２個設けられ、前記第１のＭＯＳトラン
ジスタと第２のＭＯＳトランジスタの接続点間に
他のアドレス信号がゲートに印加される複数の第
３のＭＯＳトランジスタが設けられたアドレスデ
コーダに於いて、チツプセレクト信号、チツプイ
ネーブル信号等から作成された非動作状態に出力
されるパワーダウン信号と、前記第１のＭＯＳト
ランジスタのゲートに印加される所定電位と接地
あるいは電源との間に設けられ、ゲートに前記パ
ワーダウン信号が印加された第４のＭＯＳトラン
ジスタとを備え、非動作状態では前記第１のＭＯ
Ｓトランジスタをオフ状態とすることを特徴とす
るアドレスデコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14051984U JPS6155298U (ja) | 1984-09-17 | 1984-09-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14051984U JPS6155298U (ja) | 1984-09-17 | 1984-09-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155298U true JPS6155298U (ja) | 1986-04-14 |
Family
ID=30698874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14051984U Pending JPS6155298U (ja) | 1984-09-17 | 1984-09-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155298U (ja) |
-
1984
- 1984-09-17 JP JP14051984U patent/JPS6155298U/ja active Pending