JPS62105636U - - Google Patents

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JPS62105636U
JPS62105636U JP19674685U JP19674685U JPS62105636U JP S62105636 U JPS62105636 U JP S62105636U JP 19674685 U JP19674685 U JP 19674685U JP 19674685 U JP19674685 U JP 19674685U JP S62105636 U JPS62105636 U JP S62105636U
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JP
Japan
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terminal
inverter
output
mos transistor
type mos
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JP19674685U
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【図面の簡単な説明】
第1図は本考案の一実施例を示す接続図、第2
図は従来持いられていた例を示す接続図であり、
それぞれその等価回路を合せて示す。 1,2……インバータ、3……トランスフアー
ゲート、4……N型MOSトランジスタ、5……
P型MOSトランジスタ。 また第3図及び第4図はそれぞれ第1図、第2
図に示す回路のコンピユータによるシミユレーシ
ヨン結果を示す図である。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第1の入力信号を反転させる第1のインバータ
    、第1のインバータの出力信号を反転させる第2
    のインバータ、ソース端子が第2のインバータの
    出力と接続され、ゲート端子が第2の入力信号と
    接続され、ドレイン端子が出力端子に接続されて
    いる第1のN型MOSトランジスタ、ソース端子
    が第1のインバータに接続され、ゲート端子が第
    2の入力信号に接続され、ドレイン端子が出力端
    子に接続されている第1のP型MOSトランジス
    タ、ソース端子が第2の入力端子に接続され、ド
    レイン端子が出力端子に接続され、ゲート端子が
    第2のインバータの出力端子に接続されている第
    2のN型MOSトランジスタ及びソース端子が第
    2の入力端子に接続され、ドレイン端子が出力端
    子に接続され、ゲート端子が第1のインバータの
    出力端子に接続されている第2のP型MOSトラ
    ンジスタにより構成されることを特徴とするCM
    OS論理回路。
JP19674685U 1985-12-20 1985-12-20 Pending JPS62105636U (ja)

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JP19674685U JPS62105636U (ja) 1985-12-20 1985-12-20

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JPS62105636U true JPS62105636U (ja) 1987-07-06

Family

ID=31155832

Family Applications (1)

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JP19674685U Pending JPS62105636U (ja) 1985-12-20 1985-12-20

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5787627A (en) * 1980-11-20 1982-06-01 Seiko Epson Corp Exclusive or circuit and exclusive nor circuit for display body driving circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5787627A (en) * 1980-11-20 1982-06-01 Seiko Epson Corp Exclusive or circuit and exclusive nor circuit for display body driving circuit

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