JPH0348244U - - Google Patents
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- Publication number
- JPH0348244U JPH0348244U JP10836989U JP10836989U JPH0348244U JP H0348244 U JPH0348244 U JP H0348244U JP 10836989 U JP10836989 U JP 10836989U JP 10836989 U JP10836989 U JP 10836989U JP H0348244 U JPH0348244 U JP H0348244U
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- JP
- Japan
- Prior art keywords
- input
- logic gates
- semiconductor chip
- output
- power supply
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
第１図はこの考案の第１実施例の半導体チツプ
の構成図、第２図は第２実施例の半導体チツプの
構成図、第３図は第３実施例の半導体チツプの構
成図、第４図は第４実施例の半導体チツプの構成
図である。 １，１０，２０，３０……半導体チツプ、２…
…ナンドゲート、３……アンドゲート、４，９，
３２，３７……電源用端子、５，７，８，３５，
３６……入力端子、６，３３，３４……出力端子
、１１……オアゲート、３１……インバータ。
の構成図、第２図は第２実施例の半導体チツプの
構成図、第３図は第３実施例の半導体チツプの構
成図、第４図は第４実施例の半導体チツプの構成
図である。 １，１０，２０，３０……半導体チツプ、２…
…ナンドゲート、３……アンドゲート、４，９，
３２，３７……電源用端子、５，７，８，３５，
３６……入力端子、６，３３，３４……出力端子
、１１……オアゲート、３１……インバータ。
Claims (1)
- ＭＯＳトランジスタで構成された２個の論理ゲ
ートを有し、２個の電源用端子と、前記論理ゲー
トの入出力側に接続された４個の入出力端子とを
具備してなる半導体チツプの構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10836989U JPH0348244U (ja) | 1989-09-18 | 1989-09-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10836989U JPH0348244U (ja) | 1989-09-18 | 1989-09-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348244U true JPH0348244U (ja) | 1991-05-08 |
Family
ID=31657010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10836989U Pending JPH0348244U (ja) | 1989-09-18 | 1989-09-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348244U (ja) |
-
1989
- 1989-09-18 JP JP10836989U patent/JPH0348244U/ja active Pending