JPS6155117B2

JPS6155117B2 -

Info

Publication number: JPS6155117B2
Application number: JP56093235A
Authority: JP
Inventors: Hisafumi Azuma; Fumya Murata; Junji Kitamura
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-06-17
Filing date: 1981-06-17
Publication date: 1986-11-26
Also published as: JPS57207279A

Description

【発明の詳細な説明】本発明は、シエーデイング・パターン（塗りつ
ぶしパターン）を表示する装置に関する。

キヤラクタ表示装置では、キヤラクタ・ジエネ
レータより発生させた特定のドツト構成のキヤラ
クタ・パターン（文字、特殊記号などの予め決め
られたドツトパターン）を、画面上に表示する。
そして、キヤラクタ・パターンの表示位置は、予
め決められたドツト数の幅を単位としてしか制御
できないのが普通である。より具体的に言うと、
表示画面は一定幅のローとカラムに区切られてお
り、このローとカラムを制御単位としてキヤラク
タ・パターンの表示位置が制御される。

このようなキヤラクタ表示装置で、画面上の任
意の領域内を特定のキヤラクタ・パターンで埋め
ることによりシエーデイング・パターンを表示さ
せた場合、そのパターンは輪郭があまり滑らかに
ならない。つまり、シエーデイング・パターンの
輪郭は、キヤラクタ・パターンを単位とした不連
続な線として描かれる。また隣接するキヤラク
タ・パターンの間にかなりの余白部が介在するた
め、シエーデイング・パターンの内部がかなり粗
くなつてしまう。

本発明の目的は、キヤラクタ表示装置と同様の
表示制御によつて、より良質なシエーデイング・
パターンの表示を可能とする装置を提供すること
にある。換言すれば、グラフイツク表示装置のよ
うな複雑なドツト単位の表示制御機構を必要とす
ることなく、実質的にシエーデイング・パターン
の輪郭をドツト単位で滑らかに制御でき、かつシ
エーデイング・パターンの内部の粗さを改善でき
るシエーデイング・パターンの表示装置を提供し
ようとするものである。

しかして本発明によるシエーデイング・パター
ン表示装置は、パターン発生手段により発生した
特定のドツトパターンを処理手段に入力し、該処
理手段で入力パターン、その任意のドツトを除去
した部分パターン、これらの合成パターンのいず
れかを任意に生成して該表示手段で表示させるこ
とにより、任意の輪郭を持つシエーデイング・パ
ターンを表示することを主たる特徴とするもので
ある。

以下、図面に沿つて本発明の一実施例について
詳細に説明する。

第１図は、本発明を実施した表示システムの一
例を示す全体構成図である。１はホストコンピユ
ータで、通信制御装置２を介してマイクロコンピ
ユータ３にコマンドを送る。表示装置４０は
CRTユニツト５と表示制御ユニツト４から構成
されている。マイクロコンピユータ３は受信した
コマンドデータを表示制御ユニツト４に送る。表
示制御ユニツト４は、コマンドデータを処理し、
CRTユニツト５の画面上に所要の表示を行なわ
せる。

表示制御ユニツト４の一例を第２図によつて説
明する。

本例の表示制御ユニツト４はマイクロプログラ
ム制御方式を採用しており、キヤラクタ表示のコ
マンドやシエーデイング・パターン表示のコマン
ドなどを処理するためのマイクロプログラムは、
プログラムメモリ９に格納されている。

さて、インタフエース線ｄを介してマイクロコ
ンピユータ３（第１図）から与えられるコマンド
は、Ｉ／Ｏポート２０にセツトされる。演算制御
回路１１は、コマンドがＩ／Ｏポート２０にセツ
トされると、そのコマンドをレジスタ６に転送す
る。

このコマンドのコードをアドレス入力として、
コントロールメモリ（ROM）７より該当するマ
イクロプログラム（プログラムメモリ９内）の先
頭アドレスが読み出され、シーケンサ８に与えら
れる。シーケンサ８は指定された先頭アドレスよ
り始まるマイクロプログラムの実行順序を制御す
るもので、この制御にしたがつてプログラムメモ
リ９のマイクロ命令が順次読み出される。読み出
されたマイクロ命令のあるフイールドはデコーダ
１０に入力され、このデコーダ１０の出力によつ
て表示制御ユニツト内の各部が制御される。例え
ば、デコーダ出力のある信号ａはシーケンサ８、
アドレスレジスタ１７、メモリ制御回路１３に制
御信号として与えられる。プログラムメモリ９か
ら読み出されたマイクロ命令の他のあるフイール
ドの信号ｂは、シーケンサ８の入力セレクタ２
２、キヤラクタ・ジエネレータ２１のアドレス入
力セレクタ１２、および演算制御回路１１にそれ
ぞれ入力される。

演算制御回路１１には、データバスｃを介して
Ｉ／Ｏポート２０、アドレスレジスタ１７、キヤ
ラクタ・ジエネレータ２１、ランダム・アクセ
ス・メモリ２３、メモリ制御回路１３が接続され
ている。

１４はCRTユニツト１６の画面対応のフルド
ツト・メモリである。メモリ制御部１３は、デー
タバスｃ上のデータのフルドツト・メモリ１４へ
の書き込み制御と、フルドツト・メモリ１４の読
み出し制御とを従来のキヤラクタ制御装置と同様
な本式で行なう。CRTユニツト１６の画面のラ
スタスキヤンに同期してフルドツト・メモリ１４
から読み出されたドツトパターンは、並／直変換
回路１５によつて直列信号に変換されてCRTユ
ニツト１６に送られ、表示される。

通常のキヤラクタ表示の場合は、そのためのマ
イクロプログラムが実行され、所要のキヤラク
タ・パターンがキヤラクタ・ジエネレータ２１の
メモリから順次読み出され、フルドツト・メモリ
１４に書き込まれる。キヤラクタ・ジエネレータ
２１のメモリアドレスは、信号ａまたはアドレス
レジスタ１７の内容によつて指定されるが、この
切替えはセレクタ１２によつて行なわれる。そし
て、フルドツト・メモリ１４に格納されたキヤラ
クタ・パターンは、CRTユニツト１６で表示さ
れる。

このようなキヤラクタ表示動作は、従来のキヤ
ラクタ表示装置と全く同様でよいので、これ以上
の説明は省略する。たゞし本実施例においては、
文字や特殊記号などのキヤラクタ・パターンは、
８ドツト（縦）×６ドツト（横）のドツトパター
ンとしてキヤラクタ・ジエネレータ２１のメモリ
に格納されており、通常のキヤラクタ表示動作時
は、各キヤラクタ・パターンはフルドツト・メモ
リ１４上およびCRTユニツト１６の画面上では
６ドツト（縦方向）×６ドツト（横方向）のドツ
トパターンとして格納、表示されるものとする。
そして、CRTユニツト１６の画面は横方向に９
ドツト幅のカラムに分割され、キヤラクタ・パタ
ーンはいずれかのカラム内に６×６ドツトのパタ
ーンとして表示されるものとする。つまり、キヤ
ラクタとその次のキヤラクタの間には少なくとも
３ドツトのスペースがとられる。

次に、シエーデイング・パターンの表示動作に
ついて説明する。

第３図はシエーデイング・コマンドの実行の流
れを示す概略流れ図である。Ｉ／Ｏポート２０に
シエーデイング・コマンドがセツトされると、そ
のコマンド・コードをレジスタ６にセツトし、シ
エーデイング・コマンドの処理のマイクロプログ
ラムに分岐し、シエーデイング処理が実行され
る。

こゝで、最も簡単な例として、第５図に示すよ
うな矩形のシエーデイング・パターンを表示する
場合を考える。この場合は、パターンの領域を定
義するための２つの頂点の画面上のｘ、ｙアドレ
ス（x₁、y₁）、（x₂、y₂）がホストコンピユータ１
から指定される。また、シエーデイングに用いる
キヤラクタ・パターン（こゝでは英字「Ａ」のパ
ターンとする）が指定される。

シエーデイング・パターンの各ライン（画面の
各走差ライン）上のドツトパターンは、例えば第
４図に示すようなマイクロプログラムによつて生
成され、フルドツト・メモリ１４に格納される。

第４図Ａにおいて、シエーデイング・パターン
領域内の注目しているライン（画面上のｙアドレ
スをｙ_iとする）が、６×６ドツトのキヤラク
タ・パターンのいずれのラインに相当するか知る
ために、演算制御回路１１でy₁を６で除し、その
余りΔｙを求める（ステツプ(1)）。このΔｙは、
画面上の６ドツト幅のあるロー（第５図参照）内
における注目ラインの番号に相当するもので、キ
ヤラクタ・ジエネレータ２１上のキヤラクタ・パ
ターンのライン番号とは異なる。すなわち本実施
例では、第６図に示すように、キヤラクタ・ジエ
ネレータ２１およびフルドツト・メモリ１４上で
は、キヤラクタ・パターンの各ラインに上から下
に向つて順にアドレス付けがしてあるのに対し、
画面上では下から上に向つてライン番号を割り付
けている。そこで、ステツプ(2)の演算を演算制御
回路１１で実行し、ステツプ(1)で求めたライン番
号Δｙをキヤラクタ・ジエネレータ上のライン番
号に変換する。

ステツプ(3)において、演算制御回路１１はキヤ
ラクタ・パターン（こゝでは英字「Ａ」のパター
ン）のキヤラクタ・ジエネレータ２１のメモリ内
の先頭アドレス（PTNSADD）に、ステツプ(2)で
求めたライン番号Δｙを加算して、「Ａ」のパタ
ーンの注目ラインに対応するメモリアドレスを求
め、アドレスレジスタ（ADDRESS）１７にセツ
トする。そして、ステツプ(4)において、キヤラク
タ・ジエネレータ２１をメモリアクセスし、アド
レスレジスタ１７で指定されるアドレスより
「Ａ」パターンの対応ラインのドツトパターンを
データバスｃに読み出す。

ステツプ(5)およびステツプ(6)において、演算制
御回路１１でデータバスｃより取り込んだドツト
パターンに基づいて、注目ライン上の奇数カラム
用のパターンと偶数カラム用のパターンを作成
し、データバスｃを介してランダム・アクセス・
メモリ（RAM）２３に格納する。

こゝで奇、偶数カラム用パターンについて、説
明する。第５図に示すように、画面は９ドツト幅
のカラムに分割されており、奇数番目のカラムを
奇数カラム、偶数番目のカラムを偶数カラムと呼
んでいる。一方、キヤラクタ・パターンは６×６
ドツトのパターンで、それをそのまゝ表示する
と、６ドツト幅の各ロー上に前述のように各カラ
ム毎に１キヤラクタ・パターンが配置されてしま
い、キヤラクタ間に３ドツト幅の余白が生じる。
この余白は、シエーデイング時はできるだけ埋め
るのが好ましい。そこで本実施例では、第５図に
示すように、隣り合う２カラム内に３キヤラクタ
分のパターンを詰めて表示するようにしている。
この場合、奇数カラムには第７図Ａに示すような
「Ａ」のパターンの右側にその左半分のパターン
を付加したパターンを、偶数カラムには第７図Ｂ
に示すような「Ａ」のパターンの左側にその右半
分のパターンを付加したパターンを表示すること
になる。このような奇、偶数カラム用のパターン
をキヤラクタ・パターンより作成するのが、前述
のステツプ(5)、(6)である。

第４図Ｂの流れ図において、注目ラインの始点
と終点（本例ではシエーデイング領域の左端と右
端に一致）が層するカラムの番号を演算制御回路
１１にて求め、それぞれA0、A1としてRAM２３
に登録する（ステツプ(7)、(8)）。次に、演算制御
回路１１で、注日ラインの始点と終点のカラム内
アドレス（ドツト位置）を求め、それぞれR0、
R1としてRAM２３に登録する（ステツプ(9)、
(10)）。

ステツプ(11)において、演算制御回路１１で上記
のA0とA1が等しいかどうか判定する。つまり、
注目ラインの始点と終点が同一カラム内にあるか
否かを調べており、一致した場合（同一カラム内
にある場合）は次のステツプ(12)へ進み、不一致の
場合はステツプ（14）へ分岐する。

ステツプ(12)において、１カラム（９ドツト）内
のR0番〜R1番のドツトに対応するビツトだけ
“１”（他のビツトは“０”）にしたパターン抜き
取り用のマスク（MASK）を演算制御回路１１
で作成しRAM２３へ格納する。ステツプ（13）
では、A0＝A1であることを表示するRAM２３内
のフラグ（iNFLG）をオンする。

ステツプ（14）に分岐した場合は、演算制御回
路１１においてA1−A0−１の演算を行ない、そ
の結果をLGとしてRAM２３へ登録する。この
LGの値は、注目ラインの始点があるカラムの次
のカラムから、終点があるカラムの１つ手前のカ
ラムまでのカラム数に相当する。次にステツプ
（15）において、演算制御回路１１でRAM２３内
の前記のフラグ（iNFLG）をオフする。

ステツプ（16）では、演算制御回路１１でA0
の値の奇偶判定を行ない、注目ラインの始点が偶
数カラムにあるか、奇数カラムにあるか調べる。
A0の値が偶数ならば（始点が偶数カラムにあれ
ば）次のステツプ（17）へ進み、そうでなければ
ステツプ（19）へ分岐する。

ステツプ（17）では、演算制御回路１１で
RAM２３内の偶数カラムフラグをセツトする。
ついでステツプ（18）において、RAM２３から
偶数カラム用パターンを読み出し、演算制御回路
１１内のＡレジスタ（AREG）にセツトする。

ステツプ（19）に分岐した場合は、RAM２３
内の偶数カラムフラグをリセツトする。ついでス
テツプ（20）で、RAM２３から奇数カラム用パ
ターンを読み出し、演算制御回路１１内のＡレジ
スタ（AREG）にセツトする。

ステツプ（21）において、演算制御回路１１で
RAM２３内のフラグ（iNFLG）をチエツクし、
オンしていれば次のステツプ（22）へ進み、オフ
ならステツプ（23）へ分岐する。

ステツプ（22）においては、演算制御回路１１
でＡレジスタ（AREG）の内容、つまり奇数カラ
ム用または偶数カラム用のパターンと、ステツプ
(12)で作成されたマクス（MASK）との論理積を
とり、その結果をデータバスｃに出力し、メモリ
制御回路１３の制御下でフルドツト・メモリ１４
の該当アドレスに書き込む。このステツプ（22）
が実行されるのは、注目ラインの始点および終点
の両方がA0（＝A1）番のカラム内にある場合で
あり、当該ステツプの実行により当該注目ライン
に対するドツトパターンの生成およびフルドツ
ト・メモリ１４への書き込みが完了することにな
る。したがつて、次の注目ラインについてステツ
プ(1)より改めてマイクロプログラムを実行するこ
とになる。

一方、ステツプ（23）に分岐するのは、注目ラ
インが２カラム以上にまたがる場合であり、以下
のような処理ステツプによりパターンの生成とフ
ルドツト・メモリ１４への書き込みを実行する。

ステツプ（23）において、演算制御回路１１で
８−R0の演算を行ない、その結果を改めてR0と
してRAM２３に登録する。この求められたR0の
値は、注目ラインの始点から該当カラムの左端ま
でのドツト数（始点ドツトは含まない）に相当す
るもので、第４図Ｃに示すパターン抜取り用マス
クの作成ループで利用される。

第４図Ｃのステツプ（24）において、演算制御
回路１１内のＢレジスタ（BREG）の全ビツト
（本例では12ビツト）を“１”にセツトする。つ
いで、パターン抜取り用マスクの作成ループの先
頭ステツプ（25）に進む。

ステツプ（25）において、演算制御回路１１で
RAM２３内のR0の値のゼロ判定を行なう。R0＝
０なら、当該ループを抜け出てステツプ（28）へ
分岐する。R0≠０ならステツプ（26）に進み、
Ｂレジスタ（BREG）の内容を右に１ビツトだけ
シフトする。そして、ステツプ（27）でR0を−
１し、ステツプ（25）へ戻る。

このようにして、R0＝０となると所要のマス
クパターンがＢレジスタ（BREG）に求まる。例
えば、ステツプ（23）で求めたR0の値が３の場
合、Ｂレジスタの上位３ビツトが“０”になり、
それより下位のビツトは全て“１”になる。この
ビツトパターンの中、マスクとして利用されるの
は上位の９ビツトで、これがステツプ（28）で
RAM２３にマスク（MASK）として登録され
る。

ステツプ（29）において、Ａレジスタの内容
（注目ラインの終点が奇数カラムにあれば奇数カ
ラム用パターン、偶数カラムにあれば偶数カラム
用パターン）と、RAM２３内のマスク
（MASK）との論理積演算を演算制御回路１１で
実行し、結果をデータ・バスｃに出力する。そし
て、このデータ・バスｃ上のドツトパターンを、
メモリ制御回路１３の制御下でフルドツト・メモ
リ１４の該当アドレスに書き込む。これで、注目
ラインの始点を含むカラムのドツトパターンが生
成され、フルドツト・メモリ１４に書き込まれた
ことになる。

次のステツプ（30）〜（37）から成るループ
は、注目ラインの始点のあるカラムの次のカラム
から、終点のあるカラムの１つ手前のカラムに対
するドツトパターン（先にRAM２３へ格納済み
の奇数または偶数カラム用パターン）をフルドツ
ト・メモリ１４に書き込むループである。

すなわち、ステツプ（30）においてRAM２３
内のLGの値のゼロ判定を行ない、LG≠０からス
テツプ（31）へ進み、LG＝０なら当該ループを
抜けて第４図Ｄのステツプ（38）へ分岐する。し
たがつて、ステツプ（14）で求めたLGの値が０
の場合は、当該ループはスキツプされることにな
る。

ステツプ（31）でRAM２３内の偶数カラムフ
ラグがオンであるか判定し、オンなら次のステツ
プ（32）へ進み、オンでないならステツプ（34）
へ分岐する。この判定で偶数カラムフラグがオン
しているということは、これから処理しようとす
るカラムの直前のカラムが偶数カラムであつたと
いうこと、換言すれば、これから処理しようとす
るカラムが奇数カラムであるということである。

したがつて、処理カラムが奇数カラムならば、
ステツプ（32）でRAM２３内の偶数カラムフラ
グをオフしたのち、ステツプ（33）でRAM２３
から奇数カラム用パターンを読み出し、Ａレジス
タにセツトする。逆に、処理カラムが偶数カラム
なら、ステツプ（34）でRAM２３内の偶数カラ
ムフラグをオンしたのち、ステツプ（35）で
RAM２３から偶数カラム用パターンを読み出
し、Ａレジスタにセツトする。

ステツプ（36）で、Ａレジスタの内容をデータ
バスｃに出力し、メモリ制御回路１３の制御下で
フルドツト・メモリ１４の該当アドレスに書き込
む。

ステツプ（37）で、RAM２３内のLGの値を−
１し、ステツプ（30）へ戻る。

このようにして、注目ラインの始点カラムの次
のカラムから、終点カラムの１つ手前のカラムに
対するドツトパターンがフルドツト・メモリ１４
に書き込まれると、ステツプ（30）の判定でLG
＝０となり、ステツプ（38）から始る注目ライン
の終点カラムの処理ルーチンに分岐する。

ステツプ（38）では、RAM２３内のR1の値に
＋１して、それを改めてR1としてRAM２３に登
録する。そして次のステツプ（39）でＢレジスタ
をクリヤ（全ビツト“０”）したのち、ステツプ
（40）〜（42）から成るマスク作成ループを実行
する。

ステツプ（40）でRAM２３内のR1の値のゼロ
判定を行ない、R1＝０なら当該ループを抜け出
てステツプ（43）へ分岐する。R1≠０なら次の
ステツプ（41）へ進む。

ステツプ（41）では、Ｂレジスタを１ビツト右
シフトする。たゞし、“１”をシフトインする。

ステツプ（42）で、RAM２３内のR1の値を−
１して、ステツプ（40）へ戻る。

ステツプ（40）でR1＝０と判定されると、所
要のマスクパターンがＢレジスタに得られたこと
になる。例えば、ステツプ（10）で求めたR1の
値が４なら、12ビツトのＢレジスタの上位４ビツ
トが“１”、他のビツトが“０”のビツトパター
ンが得られる。この12ビツトのうち、上位の９ビ
ツトがマスク（MASK）としてRAM２３に登録
される（ステツプ（43）。

ステツプ（44）でRAM２３内の偶数カラムフ
ラグがオンかチエツクする。オンしていると、つ
まり、終点カラムが奇数カラムであるとステツプ
（45）を実行し、RAM２３から奇数カラム用パタ
ーンを読み出しＡレジスタにセツトする。ステツ
プ（44）で偶数カラムフラグがオフと判定される
と、終点カラムが偶数カラムということであるか
らステツプ（46）を実行し、RAM２３の偶数カ
ラム用パターンをＡレジスタに転送する。

そしてステツプ（47）を実行し、Ａレジスタの
内容とRAM２３内のマスクパターンとを論理積
した結果をフルドツト・メモリ１４の該当アドレ
スに書き込む。これで、注目ラインに対するドツ
トパターンの生成およびフルドツト・メモリ１４
への格納が完了したわけである。

以上の説明は、第５図に示すような矩形の領域
をシエーデイング処理する場合であり、領域内の
全てのラインの始点と終点のｘアドレスは同一で
あつた。したがつて、注目ラインの始点と終点の
ｘアドレスは固定したまゝ、ｙアドレスｙ_iをy₁
からy₂まで順次更新しながら、第４図に示すよう
な処理を繰り返し実行することにより、所要のシ
エーデイング・パターンを表示できた。しかしこ
れは、説明を簡単にするために採用した例であ
る。一般的には、シエーデイング領域の注目ライ
ン毎にその始点と終点のｘアドレス（x₁、x₂）を
表示制御ユニツト４０内またはマイクロコンピユ
ータ３で算定するか、あるいはホストコンピユー
タ１からコマンドデータとして直接指定する必要
があるが、これは周知の技術で容易に実現できる
ので具体例は割愛する。

以上に述べた実施例では、キヤラクタ・ジエネ
レータ２１を１つにし、一般の文字表示に用いる
キヤラクタ・パターンもシエーデイング専用のキ
ヤラクタ・パターンも一緒にして連続的なアドレ
ス付けを行なうようにしている。しかし、一般の
文字表示用のキヤラクタ・パターンとシエーデイ
ング用のキヤラクタ・パターンを、別々の専用の
キヤラクタ・ジエネレータを設けて発生する構成
も勿論許される。たゞし前記実施例のようにした
方が、キヤラクタ・ジエネレータのメモリ容量お
よびその制御のためのハードウエア量を一般に減
らすことができ、また共通のシエーデイング処理
プログラムでシエーデイング専用のキヤラクタ・
パターンも一般文字表示用のキヤラクタ・パター
ンも区別なくアクセスできる等、有利な面が多
い。

以上の説明から明らかなように、本発明によれ
ば、グラフイツク表示装置のようなドツトを制御
単位とした複雑な表示制御機構を用いることな
く、在来のキヤラクタ表示装置と同様の表示制御
機構を用いてシエーデイング・パターンの輪郭を
ドツト単位で制御でき、またパターン内部の余白
部も減らすことができるため、比較的低コストの
装置構成で良質のシエーデイング・パターンの表
示が可能となる効果が得られる。

【図面の簡単な説明】

第１図は本発明を実施する表示システムの一例
を示す全体構成図、第２図は第１図中の表示制御
ユニツトの一構成例を示すブロツク図、第３図は
シエーデイング・コマンド実行の流れを示す概略
流れ図、第４図ＡないしＤはシエーデイング領域
の１ラインに対するシエーデイング処理マイクロ
プログラムの一例を示す流れ図、第５図はシエー
デイング・パターンの一例を示す模式図、第６図
はキヤラクタ・パターンのラインアドレスに関す
る説明図、第７図ＡおよびＢはそれぞれ奇数カラ
ム用パターンと偶数カラム用パターンの一例を示
す模式図である。１……ホストコンピユータ、２……通信制御装
置、３……マイクロコンピユータ、４０……表示
装置、４……表示制御ユニツト、５……CRTユ
ニツト、６……レジスタ、７……コントロール・
メモリ、８……シーケンサ、９……プログラム・
メモリ、１０……デコーダ、１１……演算制御回
路、１３……メモリ制御回路、１４……フルドツ
ト・メモリ、１５……並／直変換回路、１６……
CRTユニツト、１７……アドレスレジスタ、２
０……Ｉ／Ｏポート、２１……キヤラクタ・ジエ
ネレータ、２３……ランダム・アクセス・メモリ
（RAM）。

Claims

【特許請求の範囲】

１所望のドツトパターンを発生するパターン発
生手段と、前記ドツトパターンを入力して該ドツ
トパターンの任意のドツトを除去した部分パター
ンと、前記ドツトパターンと該部分パターンの合
成パターンとを任意に生成する手段と、該生成さ
れたパターンにより任意の輪郭をもつシエーデイ
ング・パターンを発生する手段とを具備し、任意
図形に対して前記シエーデイング・パターンを埋
め込み表示することを特徴とするシエーデイン
グ・パターン表示装置。