JPS6152864A - 超音波受波整相回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、電子走査形超音波断層装置の受波整相器の構
成に関するものである。

〔発明の背景〕

従来の受波整相器の構成を以下に図を用いて説明する。

超音波ビームを偏向させるためには、各配列素子の送受
波（１号の位相制御が必要となる。

第１図（ａ）は偏向角Ｏ方向からの受波信号を整相する
回路構成を表わした図である。１，２．・・・Ｎは配列
素子、２−１〜２−Ｎは可変遅延回路、Ａ−Ｏ，Ａ−１
は加算器、Ｂ−１〜Ｂ−Ｍは隣接した複数個（例えば４
個）の素子に同一遅延を与えるだめの可変遅延ブロック
、１０−１は出力端子である。Ｄ−１〜Ｄ−１，は第１
図（ｂ）に示したように、固定遅延回路４−１と切換ス
イッチＳＷからなり、固定遅延の通過を選択できる可変
遅延回路である。

ｘｘ′は偏向角θの受波同位相面であり、各配列素子の
入力信号を同位相として整相加算するためには、第ｉ素
子の入力信号を（Ｎ−ｉ）τだけ遅延させた後、全素子
の信号を加算する必要がある。ここでては素子間の遅延
時間で、次式で与えられる。

ｄｓｉｎ（１− τ　＝ ここで、θは偏向角、ｄは素子間隔、ｙは音速である。

上記のような信号遅延を実現するために、各配列素子の
信号に第２図（ａ）、（ｂ）のような遅延時間を与えた
後、全信号を加算する必要がある１例えば、素子数がＮ
個で、偏向角が４０°のときの最大遅延時間を６μｓと
すると、素子間遅延はτに−対する遅延時間を第２図（
ａ）に示す。従来は、第１図（ａ）で示したように、各
素子の信号を２−１〜２−Ｎの可変遅延回路により小遅
延（第２図における斜線部の遅延）した後、隣接した４
素子からの信号を加算！（ｔ＋　Ａ　−１で整相し、各
４素子ととに共通の大遅坪（第２図におけるＢ−１，、
Ｂ７２、Ｂ−３・・・の遅延）を第１図（ａ）の遅延ブ
ロックＢ−１〜Ｂ−Ｍにより遅延した後、各ブロックの
信号を加算器Ａ−０により整相する。第２図（ｂ）は偏
向角が例えば２０°のときの各素子に対する遅延時間を
示している。各４素子ごとに与える共通の大遅延Ｂ−１
，Ｂ−２，Ｂ−３は、第１図（ｂ）で示した可変遅延回
路Ｄ−１のスイッチＳＷを適当に切換えることにより、
偏向角４０＠に対して約半分の遅延時間となる。可変遅
延回路Ｄ−１〜Ｄ　−ＬのスイッチＳＷを切換えて、偏
向　　　　　１角を変化させるタイミングＣを第１図（
ｃ）に示す。

ａは送信時刻、ｂは、斜線部が整相期間、Ｃはスイッチ
ＳＷの切換時刻であり、送イａ時刻ａよりわずかに先行
して行なう。遅延ブロックＢ−１〜Ｂ−Ｍ内の固定遅延
回路４−１〜４−Ｌの遅延時間は、２の指数倍で分割す
ることによって遅延ブロック１つ当りの遅延回路の数を
最小化することが知られている。例えば、可変遅延回路
２−人〜２−Ｎの最大遅延を０．４　μｓ、遅延ブロッ
クＢ−１〜Ｂ−Ｍの最大遅延を６μｓとすると、固定遅
延は、０．４　　、０．８　　、１．６　　、３．２　
　μｓと分割すればよい。

以上のようにホイ成された従来の受波整相器では、偏向
角を±４０°とするために、各固定遅延回路４−１〜４
−ＬがＭ個ずつ必要である。しかも遅延回路として従来
用いられでいるＬＣ遅延舵の値段は、遅延時間にほぼ比
例する。従って、従来の受波整相器は長時間の遅延線を
多く必要とするため高価なものであった。

〔発明の目的〕

本発明は、このような従来の受波整相器の問題点を解決
するためになされたもので、その目的は長時間の遅延を
行なう遅延回路の数を減らした受波整相器を提供するこ
とにある。

〔発明の概要〕

本発明は各素子に対する可変遅延手段からの出力信号を
２入力（又は３入力以上）加算し、次段以降の可変遅延
手段からの出力信号を順次トーナメント的に２入力（又
は３入力以上）加算する構成に特徴がある。

〔発明の実施例〕

以下、図を用いて本発明の実施例を詳細に説明する。

第３図は、本発明によるトーナメント加算型受波整相器
の構成を示す図である７図中の符号は、それぞれ第１図
と同一の部品を示すのである。

各素子１〜Ｎの信号は、隣接する１素子間の遅延τを可
変遅延回路２−１〜２−Ｎで行なった後、第１段目の加
算器Ａ−１で整相し、次に２素子間の遅延２τを可変遅
延回路Ｄ−１で行なった後、第２段目の加算に＋　Ａ　
−２で整相し、以下順次トーナメント方式的に２“素子
間の遅延２′−１τを第ｎ段目の加算器Ａ−ｎ’？’整
相する。例えば、素子数がＮ個で偏向角が４０°のとき
の最大遅延時間をＧμｓとしたときの各素子に対する遅
延時間を第４図（ａ）に示す。本発明は、第３図で示し
たように、各素子の信号を２−１〜２−Ｈの可変遅延回
路により小遅延（第４図における斜線部の遅延）した後
、隣接した２索子からの信号を加算器Ａ−１で整相し、
２索子ごとの遅延差を次段の固定遅延回路４−１と加算
器Ａ−２によって整相し、以下４素子、８素子・・・ご
との遅延差を固定遅延回路４−２〜４−４と加算器Ａ−
３〜Ａ−０によって順次トーナメント的に整相し、出力
端子１０−１に整相信号を出力する。固定遅延回路４−
１〜４−Ｌの遅延時刻は、２の指数倍で分割す°ること
により、各段で要する遅延回路の数を最小化することが
できる。

特に、第３図で示したトーナメント的な整相加算方式の
場合、第一２段目具ＩＩ！！の可変遅延回路Ｄ＝２〜Ｄ
−Ｌは１段当り２組ずつ配置することにより、第４図（
ａ）、（ｂ）、（ｃ）で示したごとく任意の偏向角に対
する整相遅延を実現できる。そのときの固定遅延回路の
遅延時間の値は以下のように設定すればよい。

４−１１　＝　４．−２ ４−３＝４−４＝２Ｘ　（４−１） ４−５＝４−６＝４Ｘ　（４−１） 例えば、可変遅延回路２−１〜２−Ｈの最大遅延を０．
４　　μｓ、各素子からの信号に対する最大遅延を６μ
Ｂとするし、素子数を６４個とすると、本発明の整相回
路に必要な固定遅延回路４−１〜４−Ｌの数は、０．４
ｐｓが２４個、　０．８　　ｐｓが１２個、１．６７ｚ
ｓが６個である。それに対し第１図で示した従来方法に
よると、０．４，０．８゜１．６　　、３，２　　μＳ
の固定遅延回路がそれぞれに １６個ずつ必要なので、本発明による整相回路の方が、
長時間の遅延線が少なくてよく、整相回路を低価格化す
ることができる。第４図（ｂ）、（Ｃ）は、偏向角が４
０１以下のとき（ａ大遅延が４μＳ、２μｓ）の本発明
による各素子に対する遅延時間を示している。第３図で
示した本発明の整相回路において、可変遅延回路Ｄ−１
〜Ｄ−Ｌの第１図（ｂ）で示したスイッチＳＷを適当に
切換えることにより、第４図（ｂ）、（ｃ）のｇｉ延を
実現できる。

第５図（ａ）は１本発明の第２の実施例を示す図である
。Ｓ−１〜Ｓ−４，Ｓ−０はサンプルホールド手段であ
る。アナログ信号の遅延は、例えば第５図（ｂ）で示し
たサンプルホールド回路で実現できることが知られてい
る。ＳＷはスイッチ、Ｅはコンデンサー、Ｆはバッファ
ーである。超音波の中心周波数を例えば３．５ＭＩ−Ｉ
ｚとすると＋　４４号を再現するのに必要なサンプリン
グ周波数は約１０ＭＨｚであり、第５図（ｂ）で示した
サンプルホールド回路１個でホールドできる時間、すな
わち、最大遅延時間は０．１　　ｐｓである。従って、
サンプリング周波数を一定とすると、０．１　μｓ以上
の長い遅延時間を実現する九めには、第Ｓ図（Ｃ）で示
したようなサンプルホールド回路の多重構造を取る必要
がある。第５図（ｄ）は、サンプルホールド回路におけ
るスイッチのタイミングＣ１〜Ｃ６を示している。Ｃ１
のタイミングでキャパシタＥ１にサンプルされた電圧値
ｖ０は、遅延時間でだけホールドされた後、Ｃ２のタイ
ミングで出力側■。に読み出される。キャパシタＥ２で
は、Ｃ１に対してサンプリング周期Ｔだけ遅れたタイミ
ングＣ３でサンプリングを行ない、遅延時間でだけホー
ルドされた後、Ｃ４のタイミングで出力側ｖ０に読み出
される。以下同様に次段のサンプルホールド回路を制御
することにより、サンプリング周期Ｔよりも長い遅延時
間τを実現できる。

従って、サンプリング周期を一定とすると、１信号当り
の最大イタＥ　１１；’７間は、サンプルホールド回路
の素子数に比例する。このようなサンプルホールド回路
を整相回路の遅延手段として用いる場合も、第５図（，
１）で示すように、トーナメント方式的に整相すること
ができる６すなわち、第４図（ａ）で示したような遅延
時間を実現するために、斜線部分の小遅延は、第１段目
のサンプルホールド回路Ｓ−１で行ない、次段以降の大
遅延を第５図（ｃ）で示したような多重構造をもつサン
プルホールド回路Ｓ−２〜Ｓ−４，Ｓ−０で行なうこと
ができる。従って、第５図（ａ）で示したような構成を
取ることにより、第３図で示したのと同様に長時間の遅
延が少なくなるため、整相回路全体に要するサンプルホ
ールド回路の素子数を最小化できる。

第６図（ａ）は１本発明の第３の実施例を示す図である
。ＭＰＸは、Ｎ個の切換スイッチ列、Ｓ−１〜Ｓ−４は
、可変遅延手段（例えばＬＣ遅延線またはサンプルホー
ルド回路）であり、他は第３図と同一である。偏向角が
０　（Ｚ方向）であるときの各配列素子１〜Ｎに対する
遅延時間も第６図（ｂ）の実線で示す、すなわち、第０
素子あ遅延時間が最長で、第Ｎ索子の遅延時間を０とす
る。このとき各配列素子の遅延時間の大小関係は一定な
ので、各素子間の整相に要する遅延手段Ｓ−１〜Ｓ−４
は、各段に台いて一方だけでよいことになる。偏向角が
一〇（Ｚ’力方向であるときの各素子１〜Ｎに対する遅
延時間を第６図（ｂ）の破線で示す。すなわち、第Ｏ素
子の遅延時間が０で、第Ｎ素子の遅延時間が最長となり
、偏向角がθの場合のちょうど対にとなる。このとき、
各素子間の整相に要する遅延手段Ｓ−１〜Ｓ−４は、第
６図（ａ）に示した各段の配置と反対側に配置する必要
がある。しかし、本実施例では、偏向角が正面方向に対
して対称なとき、整相回路に必要な遅延手段Ｓ−１〜Ｓ
−４も対称なので、切換スイッチ列ＭＰＸにより、各配
列素子に対して対称な位置の遅延手段を選択し１反対方
向の偏向角の整相を実現できる。このような構成により
、第３図、第５図（ａ）の実施例に比べて、遅延手段の
数をさらに半減することができる。

以上の実施例では、各素子に対する可変遅延手段を順次
１−一ナメント方式的に２入力加算する構成で説明した
が、−に記実施例、において可変遅延手　　　　　１段
を順次トーナメント方式的に３入力以上の加算する構成
に拡張できることは明らかである。

〔発明の効果〕

以上述べた如く本発明によれは、各配列素子に対する可
変遅延手段を２入力（又は３入力以上）加算し、次段以
降の可変遅延手段を順次Ｉ・−ナメント方式的に２入力
（又は３入力以上）加算することによって、長時間の遅
延回路の数を減少させ、受波整相回路の低価格化を実現
することができる。

【図面の簡単な説明】

第１図（ａ）は従来の受波整相回路の構成を示す図、第
１図（ｂ）は切換スイッチ付固定遅延回路の構成を示す
図、第１図（ｃ）はその動作説明図、第２図（ａ）、　
（＋＞）は従来整相回路における遅延時間を示す図、第
３図は本発明の一実施例を示す図、第４図（ａ）、（ｂ
）、（ｃ）は１本発明の整相回路における遅延時間を示
す図、第５図（ａ）、（ｂ）。 （Ｑ）、（ｄ）は本発明用２の実施例を示す図、第６図
（ａ）、（ｂ）は本発明用３の実施例を示す図である。 １．２・・・、Ｎ・・・配列素子、２−１．２−２．・
・・。 ２−　Ｎ・・・可変遅延回路、Ａ−１，Ａ’−２，Ａ−
３゜Ａ−０・・・加算器、Ｄ−１，Ｄ−２，０−３，・
・・。 Ｄ−Ｌ・・・可変遅延回路。 ′ｆ３　　　ｊ　　　図　　（良） Ｘ 不　　１　　　図　　（ｂ） ′￥：Ｊ　ｊ　図　（ｃ） Ｉ　Ｚ　図 （久）（ｂ） 不３図 ￥Ｊ　　５　口 （久） τ−Ｉ （ｂ）　　　　　　　　ＣＣ）　　　　　　（ｄ）。 第　ｔ　図 （０−ン ＦＸ Ｃｂ）

Claims (1)

1. 【特許請求の範囲】 １、配列振動子の各素子の送波または受波信号の振巾、
   位相を制御することにより超音波ビームを偏向または集
   束させ、断層像を得る超音波断層装置において、各素子
   に対する可変遅延手段からの出力信号を２入力加算し、
   次段以降の可変遅延手段（又は、固定遅延手段）からの
   出力信号を順次トーナメント的に２入力加算することに
   より受波信号を整相することを特徴とする超音波受波整
   相回路。 ２、上記請求の範囲１の整相回路において、各素子に対
   する可変遅延手段からの出力信号を２入力以上複数個加
   算し、次段以降の可変遅延手段（又は、固定遅延手段）
   からの出力信号を順次トーナメント的に２入力以上複数
   個加算することにより受波信号を整相する超音波受波整
   相回路。 ３、上記請求の範囲１、２の整相回路において、可変遅
   延手段にサンプルホールド手段を用いたことを特徴とす
   る超音波受波整相回路。 ４、上記請求の範囲１、２、３の整相回路において、各
   素子から第１段目の可変遅延手段の前段に切換スイッチ
   列を設け、各素子に対して２通りの可変遅延手段を選択
   するできるようにしたことを特徴とする超音波受波整相
   回路。