JPS6151943A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6151943A
JPS6151943A JP59176084A JP17608484A JPS6151943A JP S6151943 A JPS6151943 A JP S6151943A JP 59176084 A JP59176084 A JP 59176084A JP 17608484 A JP17608484 A JP 17608484A JP S6151943 A JPS6151943 A JP S6151943A
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JP
Japan
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silicide layer
semiconductor device
glass
film
metallized wiring
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JP59176084A
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Mitsutoshi Hibino
日比野　光利
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この分明は、半導体装置の製造方法に関し、特にオーミ
ンク抵抗および直列抵抗の少ない半導体装置の製造方法
に関するものである。
〔従来技術〕
一般にダイオード等の粉末ガラスを使用した半導体装置
は、第１図に示すようにＮｆｆ１シリコン基板ＩＫＰ十
拡散領域２を形成し、その上にＳｉＯ□膜３’＆形成し
、このＳｉＯ□膜３にコンタクト穴４をあけ、その上１
ｃｓｉ　に接してＰｂＯ系の粉末ガラス５を塗り、５０
０〜６００℃で粉末ガラス５を焼結し、粉末ガラス５に
コンタクト穴６をあけ、ＡＩ等のメタライズ配線Ｔを行
い、七の上にメッキ法でＡｇ等のバンプ電極８を形成し
ていた。
しかるに、特にバリキャップダイオードのようにコンデ
ンサ容量の特性変化および直列抵抗を少な（する必要の
ある半導体装置においては、最終バンプ下電極（本例で
はＡＩ等のメタライズ配線７）の径を小さくしないと上
部のバンプ電極８か通常３０μｍ程度横へ拡がり、横の
ＰＮ接合を越え拡がると・くンブ電極−８ｔ　間のＭＯ
８容量か増すためバンプ下電極およびコンタクト系を小
さくしなげればならず、このためコンタクト部と周囲の
ＰＮ接合との距離が拡がりＰ十拡散領域２の抵抗が大き
くなり、直列抵抗が増え性能上問題であつた。
一方、Ｐ十拡散領域２上のコンタクト穴４部分にもｐｔ
を蒸着し８５゛０°Ｃで熱処理して低抵抗の白金クリサ
イド層を形崩しくシリコンと白金の接した部分のみ白金
シリサイドとなる）、ｉｍ記白金クりサイド層、コンタ
クト穴４部分およびＰ十拡散領域２の抵抗を減少させる
方法か提案されている。しかし、この場合、ｐｔの蒸着
膜の上にＰｂＯ系の粉末ガラス５′？：塗り、粉末ガラ
ス５を５５０〜６５０℃で焼結を行うとＰｂＯとｐｔと
が反応し白金シリサイド層の変色が起こり、工程のトラ
ブルの原因となっていた。
〔発明の概要〕
この発明は、上記従来の欠点を除去し、歩留りよ（半導
体装置を製造することができるようにしたものである。
以下この発明忙ついて説明する。
〔発明の実施例〕 第２図（ａ）、（ｂ）はこの分明の一実施列を示す半導
体装置の断面図である。この発明の製造方法は、まず、
第２図Ｃａ）のよｊＫＮ型シリコン基板１にＰ十拡散領
域２を形成し、その上に５ｉｎ２　　膜３を形成した後
、コンタクト穴４ｆｔ形戟し、この部分に白金シリサイ
ド層１０を形成した後、全面に二酸化硅素（ＳｉＯ，）
膜または窒化シリコン膜９を通常のＣＶＤ法で形成し、
七の上に粉末ガラス５？：塗布焼結する。
次に、第２図（ｂ）に示すように通常の写真製版を用い
、粉末ガラス５およびＳｉＯ２膜または窒化シリコン膜
９にコンタクト穴をあ１す、コンタクト部の白金シリサ
イド層１０を露出する。その後、Ｔ　ｉ　Ｗ　−Ａ　Ｉ
の金属蒸着を行い、写真製版後メタライズ配線Ｔを形成
し、さらに、このメタライズ配＃ｉ！７の上にバンプ電
極８を形成し、この分明の半導体装置が形成される。
〔発明の効果〕
以上説明したように、この発明は、白金シソサイド層の
上にＳｊＯ□膜または窒化シリコン膜を形成した後、メ
タライス配線を施すようにしたので、白金シリサイド層
と鉛ガラス系の粉末ガラス間に反応が起こらず１歩留り
よ（目的とする半導体装置が形成される利点か得られる
。
【図面の簡単な説明】
第１図は従来の容量を使用する半導体装置の構造断面図
、第２図（ａ）、（ｂ）はこの発明の製造方法を説明す
るための半導体装置の断面図である。 図中、１はＮ型シリコン基板、２はＰ十拡散領域、３，
９はＳｉＯ□膜、５は粉末ガラス、７はメタライズ配線
、８はバンプ電極、１Ｇは白金ツリサイド層である。 なお、図中の同一符号は同一または相当部分を示す。 代理人　大君　増　雄　（外２名） 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. 　ＰＮ接合を形成する一方の領域の抵抗と、この領域の
    オーミックコンタクトを減少するために白金シリサイド
    層を形成した後、鉛ガラス系の粉末ガラスを塗布焼結し
    、その後、メタライズ配線とバンプ電極を形成する半導
    体装置の製造方法において、前記白金シリサイド層の形
    成工程後、この白金シリサイド層上に二酸化硅素または
    窒化シリコンをかぶせた後、前記鉛ガラス系の粉末ガラ
    スを塗布焼結する工程を施すことを特徴とする半導体装
    置の製造方法。
JP59176084A 1984-08-22 1984-08-22 半導体装置の製造方法 Pending JPS6151943A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0681491A (ja) * 1992-08-31 1994-03-22 Kumanotakeshi Kensetsu Kk 建物移動工法用の柱受け装置
JPH0681489A (ja) * 1992-08-31 1994-03-22 Kumanotakeshi Kensetsu Kk 建物の移動工法およびその工法に用いられる建物の離反装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0681491A (ja) * 1992-08-31 1994-03-22 Kumanotakeshi Kensetsu Kk 建物移動工法用の柱受け装置
JPH0681489A (ja) * 1992-08-31 1994-03-22 Kumanotakeshi Kensetsu Kk 建物の移動工法およびその工法に用いられる建物の離反装置

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