JPS6150336B2 - - Google Patents
Info
- Publication number
- JPS6150336B2 JPS6150336B2 JP55111248A JP11124880A JPS6150336B2 JP S6150336 B2 JPS6150336 B2 JP S6150336B2 JP 55111248 A JP55111248 A JP 55111248A JP 11124880 A JP11124880 A JP 11124880A JP S6150336 B2 JPS6150336 B2 JP S6150336B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- instruction code
- gate circuit
- signal
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30185—Instruction operation extension or modification according to one or more bits in the instruction, e.g. prefix, sub-opcode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
- G06F9/30178—Runtime instruction translation, e.g. macros of compressed or encrypted instructions
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は命令コードを解読することによつてデ
ータの処理を実行するデータ処理装置に関するも
のである。
ータの処理を実行するデータ処理装置に関するも
のである。
従来、マイクロプロセツサ等のデータ処理装置
の命令コードは８ビツト命令、９ビツト命令等予
め固定されているものであつた。そのため一命令
コードで作られる制御信号（デコーダ出力）の数
が固定されてしまい。その制御信号の数を増やし
て処理能力に拡張性を持たせることができなかつ
た。特に、命令語長の異なる命令体系をもつプロ
グラムを実行させることは不可能であつた。この
ことは次の欠点につながる。例えばマイクロプロ
セツサを応用した製品の開発段階では、開発段階
でのみ使用される命令群の中には、実際の製品と
して動作中に使用される命令よりも語長の長いも
のを必要とする場合があつた。しかしながら、語
長が違うために以前に開発されたプロセツサを用
いて次の開発を行なうことができず、新めて開発
用語長に合うプロセツサを多くの時間とコストを
費して試作しなければならなかつた。
の命令コードは８ビツト命令、９ビツト命令等予
め固定されているものであつた。そのため一命令
コードで作られる制御信号（デコーダ出力）の数
が固定されてしまい。その制御信号の数を増やし
て処理能力に拡張性を持たせることができなかつ
た。特に、命令語長の異なる命令体系をもつプロ
グラムを実行させることは不可能であつた。この
ことは次の欠点につながる。例えばマイクロプロ
セツサを応用した製品の開発段階では、開発段階
でのみ使用される命令群の中には、実際の製品と
して動作中に使用される命令よりも語長の長いも
のを必要とする場合があつた。しかしながら、語
長が違うために以前に開発されたプロセツサを用
いて次の開発を行なうことができず、新めて開発
用語長に合うプロセツサを多くの時間とコストを
費して試作しなければならなかつた。
本発明の目的は、上記欠点を除去し命令語長に
拡張性をもたせた語長の異なる命令に対しても即
応できるデータ処理装置を提供することにある。
拡張性をもたせた語長の異なる命令に対しても即
応できるデータ処理装置を提供することにある。
以下、図面に基づいて本発明の一実施例を説明
する。
する。
第１図は本発明のデータ処理装置の一実施例を
示す要部ブロツク図である。
示す要部ブロツク図である。
命令制御装置（命令レジスタ）１には１つの命
令コードを形成する８ビツトのデータが信号線
DB0〜DB7４を介して直接入力される。更に、命
令拡張用の信号線EDB４′が設けられており、こ
の信号線を通して更に１ビツトの命令情報を転送
することができるように配線されている。一方、
このEDB信号は外部端子６より負論理が入力さ
れている場合にはANDゲート５によりレジスタ
１と並列して設けられた拡張用レジスタ１′に入
力されないように制御され、外部端子６から正論
理が入力された時のみ、拡張用レジスタ１′に書
き込まれるように制御される。尚、外部端子６か
らの正論理は中央制御装置（CPU）３にも拡張
命令有効信号として入力されている。従つて、正
論理すなわち拡張命令有効時にCPU３から拡張
命令線EDB４′に独立した命令を出力することに
より、通常の８ビツトに１ビツト更に追加した９
ビツト命令としてレジスタ１，１′に設定するこ
とができる。設定された命令はデコーダ２及び拡
張命令用デコーダ２′にて解読され、制御信号
７，７′としてCPU３に送られ処理が実行され
る。例えば、端子６の入力が負論理の時、すなわ
ち通常使用の場合には、内部命令コードDB0〜
DB7がすべて正論理（16進コードでFFH）の時、
デコーダ２からは特定端子への出力命令を指示す
る制御信号がCPU３に対して伝達される。しか
し端子６の入力が正論理の時、すなわち拡張命令
有効の場合には、上記コードに拡張命令線EDB
の正論理が加わつて16進コードで1FFHとなり、
デコーダ２，２′からは別の命令を実行する信号
がCPU３に与えられる。また端子６の入力が正
論理であつても、拡張命令線に出力されるCPU
３からの命令が負論理であればその時の動作は通
常と同一となり、動作の指定をプログラム処理に
より自由に行なうこともできる。
令コードを形成する８ビツトのデータが信号線
DB0〜DB7４を介して直接入力される。更に、命
令拡張用の信号線EDB４′が設けられており、こ
の信号線を通して更に１ビツトの命令情報を転送
することができるように配線されている。一方、
このEDB信号は外部端子６より負論理が入力さ
れている場合にはANDゲート５によりレジスタ
１と並列して設けられた拡張用レジスタ１′に入
力されないように制御され、外部端子６から正論
理が入力された時のみ、拡張用レジスタ１′に書
き込まれるように制御される。尚、外部端子６か
らの正論理は中央制御装置（CPU）３にも拡張
命令有効信号として入力されている。従つて、正
論理すなわち拡張命令有効時にCPU３から拡張
命令線EDB４′に独立した命令を出力することに
より、通常の８ビツトに１ビツト更に追加した９
ビツト命令としてレジスタ１，１′に設定するこ
とができる。設定された命令はデコーダ２及び拡
張命令用デコーダ２′にて解読され、制御信号
７，７′としてCPU３に送られ処理が実行され
る。例えば、端子６の入力が負論理の時、すなわ
ち通常使用の場合には、内部命令コードDB0〜
DB7がすべて正論理（16進コードでFFH）の時、
デコーダ２からは特定端子への出力命令を指示す
る制御信号がCPU３に対して伝達される。しか
し端子６の入力が正論理の時、すなわち拡張命令
有効の場合には、上記コードに拡張命令線EDB
の正論理が加わつて16進コードで1FFHとなり、
デコーダ２，２′からは別の命令を実行する信号
がCPU３に与えられる。また端子６の入力が正
論理であつても、拡張命令線に出力されるCPU
３からの命令が負論理であればその時の動作は通
常と同一となり、動作の指定をプログラム処理に
より自由に行なうこともできる。
以上の説明で明らかな様に本実施例によれば、
８ビツト命令と９ビツト命令とを自由に使いわけ
ることができるので、処理の汎用性を大幅に拡大
できるとともに、開発段階で必要とされた開発専
用マイクロプロセツサの代替として上記実施例の
マイクロプロセツサを使用することもできるの
で、開発工数及び開発期間の短縮とコストの低減
とを可能にすることができる。
８ビツト命令と９ビツト命令とを自由に使いわけ
ることができるので、処理の汎用性を大幅に拡大
できるとともに、開発段階で必要とされた開発専
用マイクロプロセツサの代替として上記実施例の
マイクロプロセツサを使用することもできるの
で、開発工数及び開発期間の短縮とコストの低減
とを可能にすることができる。
尚、上記実施例中拡散命令は１ビツトに限定さ
れることはなく任意のビツトに設定してもよく、
又、端子６から入力される信号を内部で作り出し
てもよいことは明らかである。
れることはなく任意のビツトに設定してもよく、
又、端子６から入力される信号を内部で作り出し
てもよいことは明らかである。
第１図は本発明の一実施例を示すデータ処理装
置の要部ブロツク図である。 １……命令制御装置（レジスタ）、１′……拡張
命令レジスタ、２……命令解読装置、２′……拡
張命令解読装置、３……中央制御装置（CPU）、
４……命令線、４′……拡張命令線、５……AND
ゲート、６……外部端子、７，７′……制御信
号。
置の要部ブロツク図である。 １……命令制御装置（レジスタ）、１′……拡張
命令レジスタ、２……命令解読装置、２′……拡
張命令解読装置、３……中央制御装置（CPU）、
４……命令線、４′……拡張命令線、５……AND
ゲート、６……外部端子、７，７′……制御信
号。
Claims (1)
- １ Ｎ（Ｎは整数）ビツトからなる第１の命令コ
ードを転送する第１の転送路と、Ｍ（Ｍは整数）
ビツトからなる第２の命令コードを転送する第２
の転送路と、前記第１および第２の転送路から転
送される前記命令コードを格納する格納部と、こ
の格納部から読み出される前記命令コードを解読
して制御信号を発生する命令解読部と、前記制御
信号に基づいて所定の処理を実行する処理部とを
有するデータ処理装置において、前記第１の転送
路を通して転送される前記第１の命令コードを直
接前記格納部に格納し、前記第２の命令コードを
ゲート回路に導く手段と、前記ゲート回路の導通
及び非導通を指示する信号を入力する手段とを有
し、前記指示信号により前記ゲート回路が導通し
た時は、前記第１および第２の命令コードをあわ
せて前記命令解読部にて解読せしめ、前記ゲート
回路が非導通の時は前記第１の命令コードのみを
前記命令解読部にて解読するようにしたことを特
徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124880A JPS5736347A (en) | 1980-08-13 | 1980-08-13 | Data processing equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124880A JPS5736347A (en) | 1980-08-13 | 1980-08-13 | Data processing equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5736347A JPS5736347A (en) | 1982-02-27 |
| JPS6150336B2 true JPS6150336B2 (ja) | 1986-11-04 |
Family
ID=14556346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11124880A Granted JPS5736347A (en) | 1980-08-13 | 1980-08-13 | Data processing equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5736347A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5971549A (ja) * | 1982-09-30 | 1984-04-23 | Fujitsu Ltd | マイクロプログラムによる仮処置方式 |
| EP0924602B1 (en) * | 1997-12-17 | 2009-10-28 | Panasonic Corporation | Instruction masking in providing instruction streams to a processor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177151A (ja) * | 1974-12-27 | 1976-07-03 | Nippon Electric Co | Maikuromeireikakuchosochi |
| JPS5397349A (en) * | 1977-02-05 | 1978-08-25 | Fujitsu Ltd | Order decording system |
-
1980
- 1980-08-13 JP JP11124880A patent/JPS5736347A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177151A (ja) * | 1974-12-27 | 1976-07-03 | Nippon Electric Co | Maikuromeireikakuchosochi |
| JPS5397349A (en) * | 1977-02-05 | 1978-08-25 | Fujitsu Ltd | Order decording system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5736347A (en) | 1982-02-27 |
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