JPS61502642A - 高速デ−タ送信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はデータ処理システム内の第１の処理手段と第２の処理手段との間でデ ータを転送するデータ処理システムに関する。

又、この発明は第１の処理手段と第２の処理手段との間でデータを転送する方法 に関する。

背景技術 データ処理システムでは、２つのプロセッサ間でデータを転送する場合、送信プ ロセッサが次のデータ・アイテムを送信するためＫは、まず受信プロセッサが受 信通知信号又は゛ハンドシェーク″信号を返送してそのデータ・アイテムの受信 を表示しなければならない。システム内のプロセッサの数が増加すると、プロセ ッサ間でデータを転送する時間を増加する。各動作部（キーが−ド、ディスグレ イ、グリンタ等）がマイクロプロセッサを持つようなデータ端末装置の場合には 、マスク又はリモート・プロセッサからデータ端末装置に置かれているマイクロ プロセッサに送信すべきデータの送信にかかる時間はデータ処理システム全体の 動作効率に重大な影響を及ぼすことになる。

発明の開示 この発明の目的は第１の処理手段と第２の処理手段との間のデータの転送を高速 で行うことができるデータ処理システムを提供することである。

従って、この発明の一面によると、それは第１の処理手段と第２の処理手段とを 含むデータ処理システムであって、前記第１の処理手段は第１のアドレス信号を 供給し、前記第１のアドレス信号の供給に応答して前記第１の処理手段から読出 されたデータをラッチ手段に書込むことができるように作用する第１の制御信号 を供給し及びロジック手段を動作して第２の制御手段を供給するようにした制御 手段を供給し、前記第２の制御信号は前記第２の処理手段に第２のアドレス信号 を供給させるようにし、前記制御手段は前記第２のアドレス信号に応答して前記 ラッチ手段から前記第２の処理手段に対してデータを転送させるように作用する 第３の制御信号を発生し、前記第３の制御信号は前記ロジック手段に作用して前 記第１の処理手段に第４の制御信号を供給させ前記ラッチ手段がデータ記憶可能 であることを表示するようにしたデータ処理システムを提供する。

この発明の他の面によると、それは第１の処理手段と第２の処理手段との間のデ ータの転送方法であって、そこからデータを転送するべき第１の記憶ユニットを 識別する第１のアドレス信号を発生し、第１のアドレス信号をデコードして第１ の制御信号を発生し、前記第１の制御信号をラッチ手段に送信して前記第１の処 理手段から受信したデータを前記ラッチ手段に記憶しうるようにし、ロジック手 段を動作して前記第１の制御信号の発生に応答して第２９制御信号を発生させ、 前記第２の制御信号を前記第２の処理手段に送信し、前記第２の処理手段の第２ の記憶ユニットを識別するアドレス信号の供給に応答し発生した第３の制御信号 の制御の基に前記ラッチ手段からのデータを前記第２の処理手段に転送し、前記 ロジック手段を動作して第４の制御信号を発生し、前記第４の制御信号を前記第 １の処理手段に送信して前記ラッチ手段がデータ記憶可能であることを表示する ようにした各工程を含むデータ転送方法を提供する。

その上、この発明によるデータ処理システムは構造簡単且つ安価に製造できると いう利点を有する。更に、この発明によるデータ転送は処理手段相互に透明であ るという利点を有する。

この発明の好ましい実施例を説明すると、ここに開けるＲＡＭメモリーに対して 直接転送されるべきデータ・バイトを記憶するラッチを持ちそこに接続するよう にした２グロセッサ間データ転送システムである。°ラッチの各々と共同するフ リップ・フロツゾ集積回路のような双安定装置は転送されるべきデータが送信グ ロセノサと共同するラッチ部材に記憶されたときに送信プロセッサによってセッ トされる。７リツゾ・フロップ回路がセットされると、受信プロセッサにインタ ラブト信号を発生して受信グロセッサが送信プロセッサと共同するラッチ部材に 記憶しているデータ・バイトを受信プロセッサと共同するメモリーの記憶場所に 送信セッサを可能化する。又、発生した制御信号はフリップ・フロップ回路をリ セットしてその結果信号を発生し送信ゾロセッサに送信して送信プロセッサがラ ッチ部材に次のデータ・バイトを記憶させることができるようにする。この処理 は受信グロセッサが受信ゾロセッサと共同するフリップ・７０ッゾ回路及びラッ チ部材を使用している送信ノロセッサに対してデータ送信が要求された場合には 再び繰返えされる。

図面の簡単な説明 次に、下記添付図面を参照してその例によシ、この発明の一実施例を詳細に説明 する。

第１図は、この発明を使用することができる複数のデータ端末装置に接続された リモート・ｆＯセッサを含む複数点データ処理システムのブロック図である。

第２図は、ここに備えられた通信コントローラのマイクロプロセッサの配置を表 わす第１図のデータ端末機の各々の通信パスの略図である。

第３図は、この発明を例示した第２図の通信コントローラの部分ブロック図であ る。

第４Ａ図及び第４Ｂ図は、共に接続され、第３図の通信コントローラにあるマイ クロプロセッサのブロック図を開示する図である。

第５図は、第３図の通信コントローラの詳細々ブロック図である。

第６図は、第５図のアドレス・デコーダ及び制御ブロック９０．９８の制御部の ロジック図である。

第７図は、この発明で使用する２つのプロセッサ間のデータの転送の際の送信プ ロセッサの動作の流れ図である。

第８図は、この発明で使用する２つのプロセッサ間のデータの転送の際の受信プ ロセッサの動作の流れ図である。

発明を実施するための最良の形態 この実施例の説明で使用する記号又は略号などに続くスラッジ−（１）はその記 号又は略号などの論理的反転を示すものである。その論理的反転は図面ではそれ ら記号又は略号の上に一’−（−）を付して表わす。

第１図は、リモート中央グロセッサ２０と端末装置２２との間を公知の技術でデ ータを送信する直列サラ・システム転送パス２６及び直列通信パス２４によって グロセッサ２０に接続されている複数のデータ端末装置２２と上記プロセッサ２ ０とを含むことができるローカル・エリヤ通信ネットワーク（ＬＡＮ　：企業内 通信網）を形成する典型的な複数点データ処理システムの略図を表わす。第２図 において、／？パス４，２６に現われたデータは各端末装置２２に備えられてい る通信インタフェース・ユニット又ハコントローラ２８に入力される。コントロ ーラ２８は直列通信パス３４で相互に接続されている１対のマイクロプロセッサ ・ユニク）３０．３２を含む。コントローラ２８は公知のように、プリンタ３６ 、キーボード３８、ＣＲＴディスプレイ４０、及びＵＰＣスキャナ４２などのよ うな端末装置における各種動作部とリモート・プロセッサ２０との間のデータの 流れを制御するように作用する。そのデータはパス４４．４６を介してそれら端 末装置の各種動作部とコントローラ２８との間で送信される。マイクロプロセッ サ３０．３２はカリフォルニア州すンタクジラのインテル・コーポレーションか ら購入可能なＩＮ置　８０５１型のものでよい。マイクロゾロセッサ３０．３２ の回路図は第４Ａ図及び第４Ｂ図に示す。

ＩＮ置　８０５１の説明はインテル・コーポレーション発行の”シングル・チッ ゾ・マイクロコンピュータ・ユーザース・マニュアル、　ＭＣ３−５１＝　（１ ９８１年７月）を見るとよい。しかし、この発明は他の型のマイクロプロセッサ 又はプロセッサを使用して容易に達成することができ、それによって同じ効果を 得ることができる。

次に、第３図を見ると、それはコントローラ２８（第２図）の部分ブロック図を 表わす。このコントローラ２８はパス２６を介してデータを受信したときに、そ のデータがこの制御ユニットと共同する端末装置を指定しているかどうかをチェ ックするＩＮ置８２５８６制御ユニット４８を含む。特に指定しない場合、ここ に使用する集積回路素子のすべてはテキサス州ダラスのテキサス・インスツルー メント・コーボレーシＷ／から購入することができるものである。パス２６を介 して制御ユニット４８が受信したデータはパス５１゜５３を介してＲＡＭメモリ ー・ユニット５２に記憶するためにそこに転送される。パス７０．７１を介して マイクロプロセッサ３０に７４Ｉ、３３７４型８ビツト・ラッチ部材５４及び７ ４ＬＳ７４型フリツグ・フロップ回路５６が接続され、ラッチ部材５４に１デー タ・バイトを記憶する。マイクロゾロセッサ３０は制御パス５８を介してマイク ロゾロセッサ３２に接続され、そこからパス６２．６４．６８を介してＲＯＭメ モリー・コーニット６０及びＲＡＭメモリー・ユニット６６に接続される。ＲＡ Ｍメモリー・ユニット５２又はマイクロゾロセッサ３０に記憶されたデータは更 にパス７０を介してラッチ部材５４に転送され、そこからパス７２，６４　。

６２．６８を介してＲＡＭメモリー・ユニット６６及びマイクロプロセッサ３２ に転送される。同様な方法に従い、マイクロプロセッサ３２又はＲＡＭメモリー ・ユニット６６のどちらかに記憶されているデータが７４ＬＳ３７４型ラッチ部 材７４に転送され、次いでパス７６．７０．７１．５３を介してＲＡＭメモリー ・ユニット５２及びマイクロプロセッサ３０に転送される。

マイクロプロセッサ３２には７４ＬＳ７４型フリツプ・フロップ集積回路７７が 接続され、それはライン７８を介してマイクロプロセッサ３２から出力された書 込信号ＷＲと、ライン８０を介してマイクロプロセッサ３０から出力された読出 信号ＲＤとによって制御され、マイクロプロセッサ３０．３２がＲＡＭ　メモリ ー・ユニット５２及び６６間で高速データ転送を行いうるようにする。同様な方 法に従い、７リツグ・７０ッグ回路５６はマイクロプロセッサ３０からのライン ８２に現われた書込信号ＷＲ及びライン８４を介してマイクロプロセッサ３２か ら出力された読出信号ＲＤによって制御される。フリツノ・７リツグ回路５６０ オンーオフ切換はライン８６を介してマイクロゾロセッサ３０゜３２に送信され る信号を発生し、同様な信号が７リツプ・フロップ回路７７の動作と同時にライ ン８８を介して出力される。

第５図は第３図のより詳細なブロック図であり、それはデータ・パス７０，７１ ．７６を介してデータが読出されるべきＲＡＭメモリー・ユニット５２からのデ ータを操舵するために使用される３アドレスビツトをパス９２を介してマイクロ プロセッサ３０から受信するアドレス・デコーダ及び制御ユニット９０を含む。

マイクロゾロセッサ３０は又ライン９３を介してデコーダ及び制御ユニット９０ に対して読出又は書込制御信号を出力する。制御ユニット、９０はパス９２を介 してきた操舵ビット及びライン９３の読出又は書込信号の受信に応答して、ライ ン８２を介しフリップ・フロップ回路５６のセット入力に書込信号ＷＲを出力し て該フリップ・フロップをセットし、そこからライン８６を介してマイクロゾロ セッサ３０，３２に対して信号ＬＴＣＡ／を出力する。信号ＷＲは又データ・パ ス７０を介してＲＡＭメモリー・ユニット５２からくるデータ・ピットをラッチ 部材５４が受信できるようにする。更に詳細に後述するように、マイクロゾロセ ッサ３０に記憶されているデータはパス７１を介してラッチ５４に転送され、パ ス６４を介してＲＡＭメモリー・ユニット６６及びマイクロプロセッサ３２に転 送される。う、イン８６を介してマイクロプロセッサ３０．３２に送信され、イ ンタラブト信号として作用する信号ＬＴＣＡ／はマイクロプロセッサ３２に対し てラッチ部材５４に記憶されているデータ・バイトが使用できるということを知 らせる。マイクロゾロセッサ３２は（Ｋ号ＬＴＣＡ／の受信に応答して、ライン ８４（第３図、第４図、第５図）を介してラッチ部材５４に読出信号ＲＤを出力 し、パス７２．６４（第５図）を介してＲＡＭメモリ−・ユニット６６及びマイ クロプロセッサ３２に記憶するだめの記憶データ・ビットをラッチ部材が出力で きるようにすると共にクリップ・フロップ回路５６をリセットする。マイクロプ ロセッサ３２が信号ＲＤを出力するのはデータが読出されるべきラッチ部材５４ を選択する操舵アドレス・ビットをデユードした結果である。

同様にして、マイクロプロセッサ３２はＲＡＭメモリー・ユニット６６に記憶さ れているデータ・ビットがＲＡＭメモリー・ユニット５２に送信されるべきとき に、パス９４（第５図）を介して操舵アドレス・ビットを出力し、ライン９６を 介してアドレス・デコーダ及び制御ユニット９８に読出又は書込制御信号を出力 する。

パス９４からの操舵アドレス・ビットの受信に応答して、制御ユニット９８はラ イン７８を介してクリップ・７０ッグ回路７７に書込信号ＷＲを出力してそれを セットし、ライニア８８を介してマイクロプロセッサ３０゜３２に送信される信 号ＬＴＣＢ／を発生する。ライン７８に現われた信号ＷＲは又ラッチ７４をクロ ックして、パス６４を介しＲＡＭユニット６６から転送されてきたデータ・ビッ トを受信する。マイクロプロセッサ３０は信号ＬＴＣＢ／の受信に応答してライ ン８０（第３図、第５図）を介しラッチ部材７４に対して読出信号ＲＤを出力し て、ラッチ部材がパス７６．７０，７１を介ＬＲＡＭメモリー・ユニット５２及 びマイクロプロセッサ３０に対して記憶データ・ビットを出力できるようにする と共にクリップ・フロッグ回路７７をリセットする。

次に、第６図を見ると、それはデコーダ及び制御ユニット９０．９８（第５図） に設けられている口・ノック回路の一部を示す。前述のように、マイクロプロセ ッサ３０（第３図）はパス２６を介してＲＡＭメそリー・ユニット５２に記憶さ れているデータを受信する。

ＲＡＭメモリー・ユニット５２に記憶されているデータはＲＡＭメモリー・ユニ ット６６（第５図）に転送されるべきであり、そこからデータ端末装置２２（第 ２図）の動作部３８〜４２（第２図）の１つに接続されているマイクロプロセッ サに転送されるべきである。マイクロプロセッサ３０がＲＡＭメモリー・ユニッ ト５２に記憶されているデータをマイクロプロセッサ３２に接続されているＲＡ Ｍメモリー・ユニット６６に転送されるべき場合、マイクロプロセッサ３０はマ イクロプロセッサ３０のデータ・ポインタ・レジスタ１７４゜１７６（第４Ａ図 ）に記憶されており、データが記憶されるＲＡＭメモリー・ユニット５２のアド レスを表わす１６進の１６アドレス・ビットＢｏｏ　−ＢＦＦＦのうちのそのア ドレス・ビットを出力する。低ポインタ・レジレス・ビットはｙｆｆ−）０（第 ４Ｂ図）を介してＲＡＭメモリー・ユニット５２に出力され、高ポインタ・レジ スタ１７４に記憶されている高位８アドレス・ビットは３操舵ピツトを含み、ポ ート２を介して出力される。

アドレス・ビットはマイクロプロセッサ３０からパス７０．７１を介してＲＡＭ メモリー・ユニット５２に出力される。ＲＡＭアドレスは１１ピツトの低位アド レス・ビットで決められ、残９５ピットのうちの３ビツトは読出又は書込動作を 行うメモリー・ユニットを選択する操舵ビットを構成する。制御ユニット９０の デユード部は３操舵ビツトの受信に応答してオア・ゲート１０４（第６図）の一 方の入力に対してデコーデッド信号Ｙ５／を出力する。ゲート１０４の出力信号 はオア・ｆ−）１０６の一方の入力に出力され、オア・ゲート１０６のもう一方 のｆ−）にはライン１０８を介してオア・ゲート１１０の出力信号を受信する。

ゲート１０４から出力した信号はライン１１５（第５図、第６図）を介し、読出 エネーブル信号としてＲＡＭメモリー・ユニット５２にも転送され、メモリー・ ユニット５２がパス７０を介してラッチ部材５４にデータを出力できるようにす る。オア・ゲート１１０は１６進アドレス・ビットｏｏｏｏ〜ＩＦＦＦの操舵ビ ットを表わすデコーデッド信号ＹＯ／をライン１１２から受信し、アドレス・ビ ットｏｏｏｏ〜ＩＦＦＦはメモリー・ユニット６６又はマイクロプロセッサ３２ に転送するためにラッチ部材５４に書込まれるべきであるマイクロプロセッサ３ ０の累算器１１１（第４Ａ図）に記憶されるデータの場所を規定する。オア・ｆ −）１１０は又ライン９３を介して（第５図）マイクロプロセッサ３ｏから制御 ユニツ）９０に送信される書込信号ＷＲ／をライン１１４を介して受信する。ア ンド・ダート１ｏ６はライン８２を介してラッチ部材５４をクロックする書込信 号ＷＲをゲートしてパス７ｏに現われたデータ・ビットを記憶し、クリップ・フ ロッグ回路５６をセットしてライン８６を介しラッチ部材５４にデータが記憶さ れたことを示す信号ＬＴＣＡ／をマイクロプロセッサ３２に出力する。

マイクロプロセッサ３２は信号ＬＴＣＡ／の発生に応答して、パス９４を介して 制御ユニット９８（第５図）に対し、ラッチ部材５４に記憶されているデータが 転送されるべきＲＡＭメモリー・ユニット６６（第３図）の記憶アドレスを示す １６進アドレス・ピｙ　）　８０００〜９７ＦＦの操舵ビットを出力する。制御 ユニットのデコーダ部は操舵ビットの受信に応答して、ライン１１６を介し、オ ア・ダート１２２の１人力に対してデコーデッド信号Ｘ４／（第６図）を出力す る。オア・ｒ　−ト１２２はライン１１８を介して読出信号ＰＲＤＤ／をも受信 する。データがマイクロプロセッサ３２（Ｄ累ｆｌｌ器１１１（第４Ａ図）に転 送されるべき場合、１６進アドレス・ビットＣ００Ｏ−ＤＦＦＦの操舵ビットを 表わすデコーデッド信号Ｘ６／がオア・ゲート１２４の入力ライン１１９に現わ れる。読出信号ＰＲＤ／は入カライン１２０に現われる。マイクロプロセッサ３ ２による読出動作中オア・ダート１２２から出力される信号はオア・ゲート１２ ４からの出力信号をも受信するアンド・ゲート１２６に入力される。オア・ゲー ト１２２によりて出力された信号は書込エネーブル信号としてライン１２３（第 ５図、第６図）を介しＲＡＭメモリー・ユニット６６にも転送されて、ＲＡＭユ ニット６６にパス６４を介してきたデータを記憶できるようにする。

読出信号ＲＤはアンド・ダート１２６からライン８４を介してラッチ５４に出力 され、ラッチ部材がパス７２を介してそこにラッチされているデータをＲＡＭメ モリー・ユニット６６及びマイクロゾロセッサ（第３図）に出力してそこに記憶 できるようにする。信号ＲＤは又ライン１３０に現われたシステム・リセット信 号ＲＥＳＥＴ／を受信するアンド・ダート１２８に入力され、リセット信号ＲＥ ＳＥＴをフリッノ・フロッグ回路に出力してそれをリセットし、ライン８６を介 してマイクロプロセッサ３０に信号ＬＴＣＡを出力することにより、ラッチ部材 ５４はマイクロプロセッサ３２又はＲＡＭメモリー・ユニット６６に対して送信 されるべき次のデータ・バイトを記憶することができるというこトヲマイクログ ロセッサに通知する。

マイクロプロセッサ３２がマイクロプロセッサ３０に転送されるべきＲＡＭメモ リー・ユニット６６に記憶されているデータを持っているときに、マイクロプロ セッサ３２はアドレス・ビットの１３低位ビットがラッチ部材７４に転送される べきデータを有する〜ｙメモリー・ユニット６６をアクセスすべきアドレスを表 わす１６アドレス・ピッ）　４０００〜５７ＦＦの操舵信号を出力する。制御ユ ニット９８（第５図）のデコーダ部は操舵ビットの受信に応答して、ライン１０ ２を介してオア・ゲート１３４にデコーデッド信号Ｘ２／（第６図）を出力し、 オア・ゲート１３４は又ライン１３６を介して読出信号ＰＲＤ／を受信する。前 述の如く、操舵ビットはＲＡＭメモリー・ユニット６６の記憶部からラッチ部材 ７４に対するデータを操舵するのに使用される。オア・ダート１３４の出力信号 はライン１３５（第５図、第６図）を介してＲＡＭメモリー・ユニット６６に対 し読出エネーブル信号として転送され、ＲＡＭユニット６６がパス６４を介して データを出力できるようにする。ラッチ部材７４に転送されるべきデータがマイ クロゾロセッサ３２の累算器１１１（第４Ａ図）に記憶されたときに、マイクロ ゾロセッサ３２はアドレス・ピッ）　Ｃ００Ｏ〜ＤＦＦＦの操舵ビットを出力し 、ライン１４２を介して書込信号ＦＷＲ／をも受信するオア・ｒ−ト１４０に対 し、ライン１３８を介してデコーデッド信号Ｘ６／を生じさせる。オア・グー） 　１３４゜１４０の出力信号はライン７８を介して書込信号ＷＲを出力するアン ド・ダート１４４に入力され、ラッチ部材７４をクロックしてパス６４のデータ をそこに記憶し、フリラグ・フロッグ回路７７をセットしてライン８８を介しマ イクロプロセッサ３０（第５図）に信号ＬＴＣＢ／を出力して、データがラッチ 部材７４に記憶されているということをマイクロプロセッサ３０に知らせる。

マイクロプロセッサ３０は信号ＬＴＣＢ／の受信に応答して、ライン９３（第５ 図）を介して読出信号ＲＤ／を制御ユニット９０に出力し、そこでラッチ部材７ ４に記憶されているデータがプロセッサ３０の累算器１１１（第４Ａ図）に転送 されるべき場合には、ライン１４６を介してオア・グー）１４８（第６図）に送 信される。

マイクロゾロセッサ３０は、又アドレス・ビット００００〜ＩＦＦＦの操舵信号 ＹＯ／を出力して、ライン１５０ｔ−介し、制御ユニット９０のオア・ゲート１ ４８に転送する。ラッチ部材７４（第３図）からＲＡＭメモリー・ユニット５２ にデータが転送されるべき場合、マイクロゾロセッサ３０はライン１５２を介し てオア・ゲート１５４に送信される読出信号ＲＤＤ　／と、ライン１５６に信号 Ｙ４／を発生させるアドレス・ビット９８００〜９ＦＦＦの操舵信号とを出力す る。データが記憶されるべきＲＡＭメモリー・ユニット５２のアドレスハアドレ ス・ビットの１１低位ビットで決定され、残シの３ビツトは既に説明したように 、データをＲＡＭメモリー・ユニット６６に操舵するための操舵ビットとして作 用する。オア・ゲート１５４の出力信号はライン１５５（第５図、第６図）を介 し、ＲＡＭメモリー・ユニット５２に対して書込エネーブル信号として送信され 、ＲＡＭユニットがパス７０．５３のデータ・ビットを記憶できるようにする。

オア・ｆ−ト１４８　、１５４の出力信号はライン８０を介してラッチ部材７４ に読出信号ＲＤを出力するアンド・ｒ−ト１５８に入力され、パス７６を介して マイクロプロセッサ３０の累Ｉ器１１１（第４Ａ図）とＲＡＭメモリー・ユニッ ト５２（第５図）の両方にそのラッチ部材７４が出力できるようにする。アンド ・ゲート１５８から出力された信号ＲＤはライン１６２を介してシステム・リセ ット信号ＲＥＳＥＴ／をも受信するアンド・ダート１６０の一方の入力に入力す る。アンド・ゲート１６０の出力信号はフリラグ・フロッグ回路７７をリセーッ トし、ライン８８に現われたその出力信号ＬＴＣＢはマイクロゾロセッサ３２（ 第５図）に対してラッチ部材７４がマイクロゾロセッサ３２に転送されるべき次 のデータ・バイトの記憶をすることができるということを通知する。

次に、第７図は、マイクロプロセッサ３０からマイクロプロセッサ３２に対する データの転送動作の流れ図を開示する。マイクロゾロセッサ３０は転送されるべ きデータ・バイトを記憶するＲＡＭメモリー・ユニット５２のアドレスを８ビツ ト・レジスタＤＰＨ１７４（第４Ａ図）及びＤＰＬ　１７６に負荷することによ って（ブロック１７２）スタートする（ブロック１７０）。

マイクロゾロセンサ３０は転送されるべきデータ・バイトのカウントをレジスタ １７８（第４Ａ図）の１つに負荷しくブロック１８０）、ＲＡＭメモリー・ユニ ット５２に記憶されているデータ・バイトが転送されるべきであるラッチ部材５ ４（第３図）の記憶部をさがすためにレジスタ１７４，１７６に記憶されている アドレスに対して操舵ビットを加える（ブロック１８２）。

次に、マイクロゾロセンサ３０はライン８６（第３図）の信号レベルをチェック することによって、クリップ・フロッグ回路５６（第３図）がセット状態にある かどうか確認する（ブロック１８４）。フリツノ・７０ツノ回路５６がセット状 態でちって、ラッチ部材５４がフルであるということを示していると、マイクロ プロセッサはクリップ・フロッグ回路５６かりセクト状態ＲＥＳＥＴになるまで その状態をチェックし続ける。

ＲＥＳＥＴになったときに、マイクロプロセッサ３０はＲＡＭメモリー・ユニッ ト５２（第３図）からラッチ部材５４にデータ・バイトを転送するための操舵ビ ット及びＲＡＭアドレス・ピクトと読出信号ＲＤ／　（第６図）とを発生しくブ ロック１８６）、クリップ・フロッグ回路５６をセットする（ブロック１８８） （第３図、第６図）。次に、マイクロゾロセンサはレジスタ１７４゜１７６に記 憶されているデータ・ポインタ・アドレス・ビットを増算しくブロック１９０） 、レジスタ１７８に記憶されているカウントを減算しくブロック１９２）、そし てデータの転送が完了しているかどうかを確認するためにレジスタ１７８の出力 カウントをチェックする（ブロック１９４）。転送が完了していると、マイクロ ゾロセンサ３０は転送動作を停止する（ブロック１９６）。

既に説明したように、マイクロプロセッサ３０は転送動作の前にラッチ５４を介 して転送されるべきキャラクタ・バイトの数を示すカウントをマイクロプロセッ サ３２（第６図）に送っていた。マイクロゾロセンサ３２はカウントの受信に応 答して、転送されるデータが記憶されるべきであるＲＡＭメモリー・ユニット６ ６（第６図）のアドレスを表わすデータ・ポインタ・ビットをマイクロゾロセン サ３２のレジスタ１７４゜１７６（第４Ａ図）に負荷することによって（ブロッ ク２００）、転送動作を開始する（ブロック１９８）（第８図）。そこで、マイ クロプロセッサ３２は転送されるべきデータ・バイトのカウントをレジスタ１７ ８に負荷しくブロック２０２）、操舵ビットをレジスタ１７４．１７６（第４Ａ 図）に記憶されているデータ・ポインタ・アドレスに加え（ブロック２０４）、 ７リツグ・フロッグ回路５６がリセット状態（ＲＥＳＥＴ　）にあるかどうかを チェックする（ブロック２０６）。もし、ラッチ部材５４が転送されるべきデー タを含ん°でいないということを表わしてクリップ・フロッグ回路５６がリセッ ト状態（ＲＥＳＥＴ　）であれば、マイクロゾロセンサはセット状態のクリップ ・フロツノ回路５６を検出するまで周期するであろう。そこで、マイクロプロセ ッサ３２はラッチ部材５４からＲＡＭメモリー・ユニット６６にデータを転送す る操舵ビット及び必要なアドレス・ビットと読出信号ＰＲＤＤ／　（第６図）と を発生しくブロック２０８）、クリップ・フロッグ回路５６をリセットする（ブ ロック２１０）（第３図、第６図）。マイクロプロセッサ３２はレジスタ１７４ ゜１７６（第４Ａ図）に記憶されているデータ・ポインタ・アドレス・ビットを 増算しくブロック２１２）、レジスタ１７８に記憶されているカウントを減算し くブロック２１４）、データの転送が完了したかどうかを確認するためにレジス タ１７８の出力をチェックする（ブロック２１６）。完了していない場合には、 次のデータ・バイトの転送を開示する。、この転送動作はレジスタ１７８の出力 カウントが０となって転送の完了を表示するようになるまで続けられ、そのとき プロセッサ３２は転送動作を停止する（ブロック２１８）。

もし、マイクロプロセッサ３２がマイクロプロセッサ３０に送られるべきデータ を持っているなら、第７図及び第８図で説明した処理はプロセッサ３２によるラ ッチ部材７４（第３図、第６図）に対するデータの転送が繰返えされ、クリップ ・フロッグ回路７７をセットし、それはマイクロゾロセンサ３０がラッチ部材７ ４からＲＡＭメモリー・ユニット５２に対してデータを転送することができるよ うにする。データは各マイクロゾロセンサ３０及び３２に夫々接続されているＲ ＡＭメモリー・ユニットの間で転送され、その転送はマイクロゾロセンサ自体に 対して透明であって、それは高速転送を可能にするということが明確である。

国際調査報告 ＡＮＮＥＸ　Ｔｏ　Ｔ！（Ｅ　ＩＮτＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥ ＰＯｎＴ　０ＮＵＳ−Ａ−３６３１ｉ１１９５　２５１０１／７２　Ｎｏｎｅ

Claims (1)

1. 【特許請求の範囲】 １．第１の処理手段（３０）と第２の処理手段（３２）とを含み、前記第１の処 理手段（３０）は第１のアドレス信号を供給するようにされ、前記第１のアドレ ス信号の供給に応答して前記第１の処理手段から読出されたデータをラッチ手段 （５４）に書込むことを可能にする第１の制御信号（ＷＲ，８２）を供給しロジ ック手段（５６）を動作して第２の制御信号（ＬＴＣＡ／）を供給するようにな した制御手段（１０４〜１１０，１２２〜１２６）を提供し、前記第２の制御信 号（ＬＴＣＡ／）は前記第２の処理手段（３２）に第２のアドレス信号を供給さ せるようにし、前記制御手段（１０４〜１１０，１２２〜１２６）は前記第２の アドレス信号に応答して前記ラッチ手段（５４）から前記第２の処理手段（３２ ）に対してデータを転送させる第３の制御信号（ＲＤ，８４）を供給するように なし、前記第３の制御信号（ＲＤ，８４）は前記ロジック手段（５６）に作用し て前記第１の処理手段（３０）に対し第４の制御信号（ＬＴＣＡ）を供給させて 前記ラッチ手段（５４）がデータ記憶可能であることを表示させるようになした データ処理システム。 ２．前記第１及び第２の処理手段は夫々の第１及び第２のプロセッサ（３０，３ ２）と夫々の第１及び第２のメモリー手段（５２，６６）とを含み、前記第１の アドレス信号は前記ラッチ手段（５４）に対してデータが読出されるべき前記第 １のメモリー手段（５２）のアドレスを識別し、前記第２のアドレス信号は前記 ラッチ手段（５４）から読出されたデータが前記第２のメモリー手段（６６）に 記憶されるべきである前記第２のメモリー手段（６６）のアドレスを識別する請 求の範囲１項記載のデータ処理システム。 ３．前記第１のアドレス信号は第１の操舵ビット信号を含み、それによって、前 記制御手段（１０４〜１１０，１２２〜１２６）が前記第１のプロセッサ（３０ ）に含まれている第１の記憶手段（３０の１１１）からか又は前記第１のメモリ ー手段（５２）からか選択的にデータの読出しをなしうるようにし、前記第２の アドレス信号は第２の操舵ビット信号を含み、それによって、前記制御手段（１ ０４〜１１０，１２２〜１２６）が前記第２のプロセッサ（３２）に含まれてい る第２の記憶手段（３２の１１１）に対してか又は前記第２のメモリー手段（６ ６）に対して前記ラッチ手段（５４）から選択的にデータを書込ませるようにな した請求の範囲２項記載のデータ処理システム。 ４．前記第１及び第２のプロセッサ（３０，３２）は夫々前記第１及び第２のア ドレス信号を供給するようになした夫々の第１及び第２のデータ・ポインタ・レ ジスタ（１７４，１７６）と、夫々の第１及び第２のカウント手段（１７８）と を含み、前記第１及び第２のプロセッサ（３０，３２）は動作において夫々前記 第１のメモリー手段（５２）から前記ラッチ手段（５４）に及び前記ラッチ手段 （５４）から前記第２のメモリー手段（６６）に対するデータの転送に応答して 夫々前記第１及び第２のデータ・ポインタ・レジスタ（１７４，１７６）を増算 し前記第１及び第２のカウント手段（１７８）を減算するようになした請求の範 囲３項記載のデータ処理システム。 ５．前記システムは第２のラッチ手段（７４）と第２のロジック手段（７７）と 第２の制御手段（１３４〜１４４，１４８〜１５８）とを含み、データは前記第 ２の制御手段（１３４〜１４４）から供給された第５の制御信号（ＷＲ，７８） の制御のもとに前記第２のメモリー手段（６６）から前記第２のラッチ手段（７ ４）に転送することができ、前記第２のロジック手段（７７）は前記第５の制御 信号（ＷＲ，７８）に応答して第６の制御信号（ＬＴＣＢ／）を供給するように 構成され、前記第６の制御信号（ＬＴＣＢ／）は前記第１のプロセッサ（３０） に作用して前記第２ラッチ手段（７４）から前記第１のメモリー手段（５２）に 対してデータを転送させるように作用する第７の制御信号（ＲＤ，８０）を供給 させるように作用し、前記第７の制御信号（ＲＤ，８０）は前記第２のロジック 手段（７７）に作用して前記第２のプロセッサ（３２）に対し第８の制御信号（ ＬＴＣＢ）を供給させるように作用して前記第２のラッチ手段（７４）がデータ の記憶可能であることを表示するようになした請求の範囲４項記載のデータ処理 システム。 ６．前記ロジック手段及び前記第２のロジック手段は夫々の双安定回路（５６， ７７）を持つ請求の範囲５項記載のデータ処理システム。 ７．第１及び第２の処理手段（３０，３２）の間でデータを転送する方法であっ て、データを転送するべき第１の記憶ユニット（５２，３０の１１１）を識別す る第１のアドレス信号を発生し、前記第１のアドレス信号をデコードして第１の 制御信号（ＷＲ，８２）を発生し、ラッチ手段（５４）に対して前記第１の制御 信号（ＷＲ，８２）を送信して前記第１の処理手段（３０）から受信したデータ を前記ラッチ手段（５４）が記憶できるようにし、前記第１の制御信号（ＷＲ， ８２）の発生に応答して第２の制御信号（ＬＴＣＡ／）を発生するべくロジック 手段（５６）を動作し、前記第２の制御信号（ＬＴＣＡ／）を前記第２の処理手 段（３２）に送信し、前記第２の処理手段（３２）の第２の記憶ユニット（６６ ，３２の１１１）を識別するアドレス信号の供給に応答して発生した第３の制御 信号（ＲＤ，８４）の制御のもとに前記ラッチ手段（５４）から前記第２の処理 手段（３２）にデータを転送し、前記ロジック手段（５６）を動作して第４の制 御信号（ＬＴＣＡ）を発生し、前記第４の制御信号（ＬＴＣＡ）を前記第１の処 理手段（３０）に送信して前記ラッチ手段（５４）がデータ記憶可能であること を表示する各工程を含むことを特徴とするデータ転送方法。 ８．前記第２の処理手段（３２）に転送されるべきデータ・アイテムの数をレジ スタ（１７８）に記憶し、前記第１の処理手段（３０）から前記第２の処理手段 （３２）に対するアイテムの転送に応答して前記レジスタ（１７８）を減算する 各工程を含む請求の範囲７項記載のデータ転送方法。