DE187813T1 - Hochgeschwindigkeitsdatenuebertragung zwischen zwei datenverarbeitungsanlagen. - Google Patents

Hochgeschwindigkeitsdatenuebertragung zwischen zwei datenverarbeitungsanlagen.

Info

Publication number
DE187813T1
DE187813T1 DE198585903506T DE85903506T DE187813T1 DE 187813 T1 DE187813 T1 DE 187813T1 DE 198585903506 T DE198585903506 T DE 198585903506T DE 85903506 T DE85903506 T DE 85903506T DE 187813 T1 DE187813 T1 DE 187813T1
Authority
DE
Germany
Prior art keywords
data
control signal
address signals
holding device
processing device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE198585903506T
Other languages
English (en)
Inventor
Frank Cambridge Oh 43725 Hines
S. James Houser
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NCR Voyix Corp
Original Assignee
NCR Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NCR Corp filed Critical NCR Corp
Publication of DE187813T1 publication Critical patent/DE187813T1/de
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Bus Control (AREA)

Claims (8)

Patentansprüche:
1. Datenverarbeitungssystem mit einer ersten und zweiten Verarbeitungsvorrichtung (30, 32), dadurch gekennzeichnet, daß die erste Verarbeitungsvorrichtung (30) geeignet ist, erste Adressensignale abzugeben, daß Steuervorrichtungen
(104-110, 122-126) vorgesehen sind, die geeignet sind,unter Ansprechen auf die Abgabe der ersten Adressensignale ein
erstes Steuersignal (WR, 82) abzugeben, das geeignet ist, das Schreiben der von der ersten Verarbeitungsvorrichtung (30) in eine Haltevorrichtung (54) ausgelesenen Daten zu ermöglichen und eine logische Vorrichtung (56) zu betätigen, damit diese ein zweites Steuersignal (LTCA/) abgibt, daß das zweite Steuersignal (LTCA/) wirksam ist zu bewirken, daß die zweite Verarbeitungsvorrichtung (32) zweite Adressensignale abgibt, daß die Steuervorrichtungen (104-110, 122-126) geeignet sind,unter Ansprechen auf die zweiten
Adressensignale ein drittes Steuersignal (RD, 84) abzugeben, das wirksam ist, die übertragung von Daten von der Haltevorrichtung (54) zu der zweiten Verarbeitungsvorrichtung
(32) zu bewirken, und daß das dritte Steuersignal (RD, 84)
- 02 -
wirksam ist zu bewirken, daß die logische Vorrichtung (56) ein viertes Steuersignal (LTCA) an die erste Verarbeitungsvorrichtung (30) abgibt um anzuzeigen, daß die Haltevorrichtung (54) zur Datenspeicherung darin zur Verfügung steht.
2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die erste und zweite Verarbeitungsvorrichtung einen entsprechenden ersten und zweiten Prozessor (30, 32) und eine entsprechende erste und zweite Speichervorrichtung (52, 56) aufweisen, daß die ersten Adressensignale eine Adresse in der ersten Speichervorrichtung (52) identifizieren, aus der Daten in die Haltevorrichtung (54) auszulesen sind, und daß die zweiten Adressensignale eine Adresse in der zweiten Speichervorrichtung (66) identifizieren, an der aus der Haltevorrichtung (54) ausgelesene Daten in der zweiten Speichervorrichtung (66) zu speichern sind.
3. Datenverarbeitungssystem nach Anspruch 2, dadurch gekennzeichnet, daß die ersten Adressensignale erste Steuerbitsignale beinhalten, die geeignet sind zu bewirken, daß die Steuervorrichtungen (104-110, 122-126) das selektive Lesen von Daten aus der ersten Speichervorrichtung (52) oder aus ersten Speichermitteln (111 in 30) in dem ersten Prozessor (30) aktivieren, und daß die zweiten Adressensignale zweite Steuerbitsignale beinhalten, die geeignet sind zu bewirken, daß die Steuervorrichtungen (104-110, 122-126) Daten von der Haltevorrichtung (54) selektiv in die zweite Speichervorrichtung (66) oder in zweite Speichermittel(111 in 32) in dem zweiten Prozessor (32) schreiben.
4. Datenverarbeitungssystem nach Anspruch 3, dadurch gekennzeichnet, daß der erste und zweite Prozessor (30, 32) aufweist: ein entsprechendes erstes und zweites Datenzeiger-
- 03 -
■ :::: oi87si3
- -θ-3 -
register (174, 176), die geeignet sind,die ersten bzw. zweiten Adressensignale abzugeben, und eine entsprechende erste und zweite Zählvorrichtung (178), wobei der erste' und zweite Prozessor (30, 32) geeignet ist, im Betrieb unter Ansprechen auf die Datenübertragung von der ersten Speichervorrichtung (52) in die Haltevorrichtung (54) bzw. von der Haltevorrichtung (54) in zweite Speichervorrichtung (66) das erste und zweite Datenzeigerregister (174, 176) zu inkrementieren und die erste und zweite Zählvorrichtung (178) zu dekrementieren.
5. Datenverarbeitungssystem nach Anspruch 4, gekennzeichnet durch eine weitere Haltevorrichtung (74), eine weitere logische Vorrichtung (77) und weitere Steuervorrichtungen (134-144, 148-158), wodurch Daten von der zweiten Speichervorrichtung (66) zu der weiteren Haltevorrichtung (74) unter der Steuerung eines fünften Steuersignals (WR, 78) übertragen werden können, das von den zweiten Steuervorrichtungen (134, 144) abgegeben wird, wobei die weitere logische Vorrichtung (77) angeordnet ist, um ein sechstes Steuersignal (LTCB/) unter Ansprechen auf das fünfte Steuersignal (WR, 78) abzugeben, daß das sechste Steuersignal (LTCB/) wirksam ist zu bewirken, daß der erste Prozessor (30) ein siebentes Steuersignal (RD, 80) abgibt, das wirksam ist, um die Datenübertragung von der weiteren Haltevorrichtung (74) zu der ersten Speichervorrichtung (52) zu bewirken, und daß das siebente Steuersignal (RD, 80) wirksam ist, um zu bewirken, daß die weitere logische Vorrichtung (77) ein achtes Steuersignal (LTCB) an den zweiten Prozessor (32) abgibt., das anzeigt, daß die weitere Haltevorrichtung (74) zur Datenspeicherung darin zur Verfügung steht.
6. Datenverarbeitungssystem nach Anspruch 5, dadurch gekennzeichnet, daß die logische Vorrichtung und die weitere logische Vorrichtung entsprechende bistabile Schaltungen
- 04 -
(56, 77) aufweisen.
7. Verfahren zum übertragen von Daten zwischen einer ersten und zweiten Verarbeitungsvorrichtung (30, 32) gekennzeichnet durch die Schritte: Erzeugen erster Adressensignale, die eine erste Speichereinheit (52, 111 in 30) identifizieren, aus der Daten zu übertragen sind; Dekodieren der ersten Adressensignale, um ein erstes Steuersignal (WR, 82) zu erzeugen; übertragen des ersten Steuersignals (WR, 82) an eine Haltevorrichtung (54), wodurch die Haltevorrichtung (54) befähigt wird, von der ersten Verarbeitungsvorrichtung (30) empfangene Daten zu speichern; Aktivieren einer logischen Vorrichtung (56), damit diese ein zweites Steuersignal (LTCA/) unter Ansprechen auf die Erzeugung des des ersten Steuersignals (WR, 82) erzeugt; Anlegen des zweiten Steuersignals (LTCA/) an die zweite Verarbeitungsvorrichtung (32); übertragen von Daten von der Haltevorrichtung (54) zu der zweiten Verarbeitungsvorrichtung (32) unter der Steuerung eines dritten Steuersignals (RD, 84), das unter Ansprechen auf die Abgabe von Adressensignalen erzeugt wird, die eine Speichereinheit (66, 111 in 32) in der zweiten Verarbeitungsvorrichtung (32) identifizieren; Aktivieren der logischen Vorrichtung (56), damit diese ein viertes Steuersignal (LTCA) abgibt; und übertragen des vierten Steuersignals (LTCA) zu der ersten Verarbeitungsvorrichtung (.30) , um anzuzeigen, daß die Haltevorrichtung (54) für eine Datenspeicherung darin zur Verfugung steht.
8. Verfahren nach Anspruch 7, gekennzeichnet durch die Schritte Speichern der Anzahl von zu der zweiten Verarbeitungsvorrichtung (32) zu übertragenden Datensätzen in einem Register (178) und Abzählen des Registers (178) unter Ansprechen auf die übertragung eines Datensatzes von der ersten Verarbeitungsvorrichtung (30) zu der zweiten Verarbeitungsvorrichtung (32).
DE198585903506T 1984-07-02 1985-06-19 Hochgeschwindigkeitsdatenuebertragung zwischen zwei datenverarbeitungsanlagen. Pending DE187813T1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/627,310 US4669044A (en) 1984-07-02 1984-07-02 High speed data transmission system
PCT/US1985/001154 WO1986000734A1 (en) 1984-07-02 1985-06-19 High speed data transfer between first and second processing means

Publications (1)

Publication Number Publication Date
DE187813T1 true DE187813T1 (de) 1986-11-06

Family

ID=24514133

Family Applications (2)

Application Number Title Priority Date Filing Date
DE8585903506T Expired - Lifetime DE3586121D1 (de) 1984-07-02 1985-06-19 Hochgeschwindigkeitsdatenuebertragung zwischen zwei datenverarbeitungsanlagen.
DE198585903506T Pending DE187813T1 (de) 1984-07-02 1985-06-19 Hochgeschwindigkeitsdatenuebertragung zwischen zwei datenverarbeitungsanlagen.

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE8585903506T Expired - Lifetime DE3586121D1 (de) 1984-07-02 1985-06-19 Hochgeschwindigkeitsdatenuebertragung zwischen zwei datenverarbeitungsanlagen.

Country Status (6)

Country Link
US (1) US4669044A (de)
EP (1) EP0187813B1 (de)
JP (1) JPS61502642A (de)
CA (1) CA1229930A (de)
DE (2) DE3586121D1 (de)
WO (1) WO1986000734A1 (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3501194C2 (de) * 1985-01-16 1997-06-19 Bosch Gmbh Robert Verfahren und Vorrichtung zum Datenaustausch zwischen Mikroprozessoren
US5109484A (en) * 1986-04-09 1992-04-28 International Business Machines Corporation Self configuring terminal which polls loop network and generates list of connected devices for use in selectively downloading control programs
JP2749819B2 (ja) * 1987-10-26 1998-05-13 松下電工株式会社 共有メモリ制御方式
US5023778A (en) * 1990-03-23 1991-06-11 General Motors Corporation Interprocessor communication method
US5274763A (en) * 1990-12-28 1993-12-28 Apple Computer, Inc. Data path apparatus for IO adapter
US5764907A (en) * 1994-10-17 1998-06-09 Chrysler Corporation Computer to microcomputer interface
US5761422A (en) * 1995-03-22 1998-06-02 Telefonaktiebolaget Lm Ericsson Transferring address of data in buffer memory between processors using read-only register with respect to second processor
IES65387B2 (en) * 1995-03-24 1995-10-18 Lake Res Ltd Communication apparatus for communicating two microprocessors
EP0886827A1 (de) * 1995-12-04 1998-12-30 General Railway Signal Corp. Vitale punkt-zu-punkt kommunikationsanlage mit mehrpunktnetzwerkkonfiguration
US5737544A (en) * 1996-04-08 1998-04-07 Vlsi Technology, Inc. Link system controller interface linking a PCI bus to multiple other buses
JP2001084423A (ja) 1999-09-09 2001-03-30 Asahi Seiko Kk 紙幣の抜き出し装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3638195A (en) * 1970-04-13 1972-01-25 Battelle Development Corp Digital communication interface
JPS6016664B2 (ja) * 1977-10-28 1985-04-26 豊田工機株式会社 デ−タ転送装置
US4212080A (en) * 1978-06-05 1980-07-08 Milliken Walter C Data transmission control system
US4293909A (en) * 1979-06-27 1981-10-06 Burroughs Corporation Digital system for data transfer using universal input-output microprocessor
US4376982A (en) * 1980-06-30 1983-03-15 International Business Machines Corporation Protocol for inter-processor dialog over a communication network
US4375078A (en) * 1981-03-26 1983-02-22 Gte Automatic Electric Labs Inc. Data transfer control circuit
US4433391A (en) * 1981-08-17 1984-02-21 Burroughs Corporation Buffered handshake bus with transmission and response counters for avoiding receiver overflow
US4455622A (en) * 1982-03-05 1984-06-19 Burroughs Corporation Bit-oriented line adapter system
US4488226A (en) * 1982-11-23 1984-12-11 Challenge Systems, Inc. Method and apparatus for high speed asynchronous serial data transfer

Also Published As

Publication number Publication date
DE3586121D1 (de) 1992-07-02
CA1229930A (en) 1987-12-01
US4669044A (en) 1987-05-26
EP0187813A1 (de) 1986-07-23
EP0187813B1 (de) 1992-05-27
JPS61502642A (ja) 1986-11-13
WO1986000734A1 (en) 1986-01-30

Similar Documents

Publication Publication Date Title
DE69132652T2 (de) Rechnerdatenleitweglenkungssystem
DE187813T1 (de) Hochgeschwindigkeitsdatenuebertragung zwischen zwei datenverarbeitungsanlagen.
DE19830111A1 (de) Integrierter Speicher
DE69130932T2 (de) Speichersystem
DE2315598A1 (de) Datenuebertragungsanordnung
DE10125724A1 (de) Speichersystem, Speicherbauelement und Speicherdatenzugriffsverfahren
DE3123382C2 (de) Verfahren und Einrichtung zum Übertragen von Daten in einem Mehrprozessorsystem
DE4312086C2 (de) Halbleiterspeichereinrichtung und Betriebsverfahren dafür
DE69300523T2 (de) Prozessorschnittstellenschaltung zum Austausch von seriellen digitalen Daten mit einem Peripheriegerät.
DE3787283T2 (de) Integrales Eingang-Ausgangssystem für Rastabtast-Druckeinheit.
DE1018656B (de) Lineare Kernspeicher-Matrix
DE69223714T2 (de) Halbleiter-Speichereinrichtung und Verfahren zur Output-Kontrolle
DE19511259A1 (de) Video-RAM und Verfahren zur Ausgabe von seriellen Daten
DE69932891T2 (de) Informationsverarbeitungsgerät und -verfahren, und Darstellungsmedium
DE4417594A1 (de) Seriell-Zugriffsspeichervorrichtung
DE69018542T2 (de) Steuersystem für Hauptspeicher.
DE1524155B2 (de) Verfahren und schaltungsanordnung zum einspeichern und oder lesen von informationen in einem speichersystem das mit mehre ren verarbeitungsei nrichtungen einer datenverarbeitungsanlage zusammenarbeitet
DE3780551T2 (de) Speichereinrichtung unter verwendung von adressenmultiplex.
DE2625183C3 (de) Datenverarbeitungseinrichtung
DE3016738C2 (de) Verfahren zur Übertragung eines Bitmusterfeldes in einen Speicher und Schaltungsanordnung zur Ausübung des Verfahrens
EP0051308B1 (de) Verfahren und Schaltungsanordnung zur Formatierung einer Magnetspeicherplatte
DE69323715T2 (de) Elektronisches Speichersystem und -verfahren
DE19501227A1 (de) DRAM-Auffrisch-Steuerungsschaltung
DE2749226C3 (de) Datenaustauschsteuerung für zwei Mikrocomputer
DE4130205A1 (de) Seriell zugreifbare halbleiterspeichereinrichtung