JPS58192160A - デ−タ処理装置 - Google Patents

デ−タ処理装置

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JPS58192160A
JPS58192160A JP58033021A JP3302183A JPS58192160A JP S58192160 A JPS58192160 A JP S58192160A JP 58033021 A JP58033021 A JP 58033021A JP 3302183 A JP3302183 A JP 3302183A JP S58192160 A JPS58192160 A JP S58192160A
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Fujitsu Services Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17337—Direct connection machines, e.g. completely connected computers, point to point communication networks

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  • Mathematical Physics (AREA)
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分計〕 本発明は２個あるいはそれ以上のデータ処理ユニットｃ
以下処理ノードと呼ぶ）に共通の共有データへのアクセ
スを有する複数の処理ノードを有する形式のデータ処理
装置に関する。この発明はこれらノードが実質的に独立
したコンピュータであるようなマルチコンビ、−夕方式
およびこれらノードがプログラムの実行のために協働的
に相互作用を行いそして人力／出力装置のような共通Ｉ
！〕リソースを分は合うようなマルチプロセサ方式の双
方に適用出来るものである。
〔発明の接衝的背景とその問題点〕
従来のマルチプロセサ方式では共有データはすべてのノ
ード九アクセス可能な共通の記憶装置内に保持される。
各ノードはまたそのノードに配分されないデータ列を保
持するための独自の記憶装置を有してもよい、そのよう
な方式の問題点は、それらノードが共有の記憶装ｆに同
時にアクセスを行う場合にノード間で争いが生じること
である。
更にノードと共有の記憶装置との関に大きな伝送遅れが
生じる。その結果、共有データへのアクセスが非常に低
速となる。
米国特許第３，８８９，２３７号には各プロセサが独自
の記憶装置を有し、各配憶装置が共有データのコピーを
含むようになったデュアルプロセサ方式が示されている
。二つのコピーを一致させておくに各プロセサは共有デ
ータの新しい値を両Ｆ情装置に、同時に書込むことが出
来るように他方のプロセサの記憶装置への直接アクセス
を有すゐ。この従来の方式の問題点は両方のプロセサが
同時に同一のＶ憶ユニットをアクセスする場合にプ〒セ
サ間に争いが生じ、そして各プロセサが処理を続ける前
に完了されるべき共有データへのすべての書込みを待た
ねばならない。これによりこの方式の効率が著しく低下
する。更にこの従来方式では共有データは各配憶装置内
の固定されたロケ−７１７群内に保持されねば？ｊらず
、このためこれらプロセサ内の記憶スペースの効率のよ
い割肖てが出来ない、これらの問題はこの従来方式を３
個以上のプロセサに拡張することを非常に困難なものに
している。
〔発明の目的〕
本発明の目的はこれら開明を解決することである。
〔発明の概要〕
本発明によれば、データ処理製電は少くとも１個のデー
タ伝送リンクにより相互に接続されそして夫々のノード
が（イ）そのノードに固有のローカルデータ項目を保持
すると共に少くとも１＠の他の／−）”Ｋｍ持されるコ
ピーをつくる共有のデータ項目を保持するデータ記憶装
置と、（ロ）このデータ記憶装置内のデータ項目を読取
りそして更新することの出来るデータプロセサを有する
複数の処理ノードを有し、（１）　１６１１０ノードの
上記データプロセサが共有のデータ項目を更新するとそ
のノードがその項目の更新された値およびそのアドレス
を含むメツセージを発生しそしてそのメツセージを上記
リンクを介して他の複数のノードに伝送し、上記プロセ
サはこのメツセージが上鮎他のノードに到達するのを待
つことなくその処理を続けるこメツセージが上１ｅ他の
ノードにより受は入れられるとそのメツセージがそれら
ノードの記憶装置ｉニ保持される上記共有のデータ項目
のコピーを更新するために用いられるようになっており
、それにより上記共有のデータ項目のすべてのコピーが
一致して維持さｈるようになっている。
〔発明の効果〕
本Ｑ明においては１つのコピーが各ノードにローカル的
に保持されそして各プロセサが七〇ノード内σ）１憧装
ｆにのみアクセスするから、共有のデータに対するアク
セスが高速となる。百−記憶装置をアクセスする場合に
生じるプロセサ間の争いの開明は、１つのノードが共有
データの１つの項目を′！！新するためのメツセージを
伝送するときに処理を続けることは自由であり更新され
るべき他のノード内の共有項目のコピーのすべてを待つ
必要はないから回避される。
本発明の好適な実施例においては、各メツセージ内に含
まれるアドレスはそＣ〕データ頂目の実効アドレスであ
り、各ノードはこの実効アドレスによりその共布データ
順目を確驕する。
メツセージが実アドレスではなく実効アドレスを含むと
いう事実は異ったノードが異ったロケーシ冒ンに共有デ
ータを記憶出来ることを意味する。
これによりノード内の記憶装置の制壱が容易となる。
〔発明の実施例〕
以下図面に示す−！ｌ！施例にもとづき本発明を詳述す
る。
本発明の装置の構成 第１図において、図示のデータ処理製電は通信リンクＩ
ＩＫより相互に接続される複数の処理ノード１０を有す
る。このリンクは各ノードに１個づつの複数のカプラ１
２を有し、これらカプラは単方向性伝送路１３により一
つのリングとして接続される。
リンク１１はトークンと呼ばれる特殊なビットパターン
が１つのカプラから次のカプラへとこのリングを通され
るようＫなったトークンリングとに構成される。１個の
カプラが送るべきメツセージを膚する場合には常にトー
クンを受けるまで待機し、リングからそれを除きそして
そのメツセージを送る。こり）メツセージはそれを発生
したカップラにもとりつくまで各カプラを通りコピーさ
れつつリングを回動する。このメツセージはもどりつい
たカプラにおいてリングから除去される。そのメツセー
ジを送った後にそのカプラは新しいトークンを発生し、
それが次σ）カプラへと遇される。
従って１個のトークンのみが存在しそれ故１つのメツセ
ージのみが１時にこのリング上に存在しうる。
トークンリングは周知であり、従ってリンク１１の詳細
説哨は不要である。そのようなリングは例えば１１１７
１年１１月の工ＸＲｍのプロシーディ／ゲス第１４９１
−１５１６頁のクラーク他による「四−カルエリアネッ
トワークス入門（ａｎ　１ｎｔｒｏａｕｏｔｉｏｎ　ｔ
。
１ｏｃａｌ　ａｒｅａ　！１＠ｔＷＯｒｋ−月に示され
ている。
このリンクは各ノードが同一シーケンスでこのリンクか
らメツセージを受けるという′特性を有する。この特徴
の重要な点は個々のノードが非同期で動作していてもメ
ツセージについて全体的に固有代願的な順序をつ（り出
すことである。
処理ノード 第２図に示す各処理ノードｌＯはデータプロセサ１４と
、四−カルデータ記憶装Ｍ１５と、アドレス変換ユニッ
ト（ムＴｏ）１６ト、データスレーブ１７を有する。こ
れらユニットの夫々は周知のものであり詳述しない。
ローカル記憶装＠１５はランダムアクセスメモリであっ
てそのノードに固有のローカルデータを保持すると共に
少くとも１＠の他のノードに共通する共有データを保持
する。ノードに固有のデータは実効アドレスを実アドレ
スに変換するためのアドレス変換テーブルを含んでいる
。
プロセサ】４はデータにもとづく処理操作を行うインス
トラクシ曹ンを実行するようＫｍ成されている。これら
インストラクシ謬ンのいくつかはデータ項目がローカル
記憶装置１５がら読取られあるいはそれに書込まれるべ
きことを特定する読取または書込インストラフシーンで
ある。夫々のそのようなインストラクシ冒ンは所望のデ
ータ項目のアイデンティティを特定する実効アドレスを
発生する。夫々のノードはこの実効アドレスにより寿え
られたデータ項目を確認する。しかしながらそのデータ
の物理的ｐケージ璽ンは異ったノードにおいて興ること
が出来る。
１つのデータ項目にアクセスが行われる１ＩｔｌＫその
実効アドレスがＡＴＯ！６により対応する実アドレスに
変換されねばならない。このムＴＯはすぐ前に使用され
た変換テーブルエントリのコピーを保持するところの、
アドレス変換スレーブト呼ばれる小さい関連メモリ（図
示せず）を含んでいる。このスレーブははとんどの場合
に高速アドレス変換を与える。所望のアドレス変換テー
ブルエントリがアドレススレーブにはない場合にはイン
タラブド信号が発生されてプロセサ１４が中断される。
こア れにより、ローカル記憶装置−１５内のアドレス変換テ
ーブルに間合せそして変換スレーブに所望、のエントリ
を入れる特殊なルーチンを開始する。このアドレス変換
処置は周知であり、詳述しない。
本発明の装置では各アドレス変換テーブルエントリは、
対応するデータ項目が２個以上のノード間で共有される
場合にセットされるエクストラフラグビット８Ｄ（共有
データ）を含む。このフラグは実効アドレスが変換され
るときにアドレス変換ユニット１６から読取られる。
データスレーブ１７は最も最近に使用されたデータ項目
のコピーをそれらのψ効アドレスに従って保持するため
、ローカル記憶装業よりも高速のアクセス時間を有する
小さい関連メモリを有する。
このスレーブはほとんどの場合にデータ項目への高速ア
クセスを方える。
ノード１０はリンクを介して伝送を待っている更新メツ
セージ群を保持することの出来る出力バッファ１８をも
含んでいる。各メツセージは（ａｌ　　共有データ虫目
の更新された値（ｂ）　　その項目の実効アドレスＶム
（Ｃ）　　ノードに固有の結？ｍＫよるアイデンティテ
ィ数を含むアイデンティティレジスタ１９から得られる
アイデンティティタグより を含んでいる。
このメツセージはそれら項目が可変長である場合にデー
タ璃目内のバイトの数を示す８ｘｚｘ　フィールドをも
含んでいる。
メツセージはまたトークンが関連するカプラ１２により
ゃ入れられて伝送の開示が許されるまでバッファ１８内
に保持される。このバッファ１８内のこれらメツセージ
はファーストインファーストアウト方式で一次（すなわ
ちはじめにバッファに人ったもＣ）がはじめに出される
ごと＜Ｋ）伝送される。
ノードによりりンク１１を介して受は入れられる各メツ
セージ（それ自体から生じるメツセージを含む）は入カ
パッファ加へとコピーされる。このバッファは１個のメ
ツセージを保持する忙充分な大角さのものでよい、バッ
ファ９内のメツセージのアイデンティティタグＩＤはコ
゛ンパレータ２１内で、２個のアイデンティティが郷し
い場に真となる制御信号ＴＮ（このノード〕を発生する
べくアイデンティティレジスタ１９の内容と比較される
。云換えると’ｒＮ−１はバッファに内のメツセージが
このノードで発生されることを意味する。
マルチプレクサ２２はデータスレーブ１７のデータ人力
に与えるために次の入力の内の１個を選択する。
（Ｏ）：ローカル記憶製蓋１５かものデータ（１）：プ
ロセサ１４からのデータ （２）：バッファ加からのデータ 他のマルチプレクサｎはムＴ０１７とデータスレーブ１
７のアドレス人力に与えるために次の入力の内の１個を
選択する。
（０）および（１）：プロセサ１４からの実効アドレス
人力（２）：バッファ加からの実効アドレス第Ｓ図を参
照するに、ノード１０はカウンタ腕を有し、このカウン
タは１つづつの増加のための制御人力ＣＯ（９真）と１
つづつの滅舞のための他の人力ＣＤ（減算）を有する。
後述のようにカウンタＵはノード内の５Ａ住のメツセー
ジ、すなわちそのノードで発生されたがバッファ２０Ｋ
まだもどされていないメツセージの数の１に２優を４え
る。カラｙり冴の出力はＮＯＲゲートδに送られ、そし
てこのゲートがそのカウントのオールＹν状聾を検出し
て信号０２　（カウンタゼロ］を発生する。かくして０
８−１は七〇ノードにメツセージがないことを示す。
プロセサ１４が読取インストラクシ冒ンを実行するとき
、それはマルチプレクサ２２．０をＯマークの入力にス
イッチさせる。このプロセサ１４からの実効アドレスは
それ故データスレーブ１７とムＴＯｌｆｉに与えられる
。所望のデータ項目がデータスレーブにあればそれが１
ちに読取られてプロセサにもとされる。所望のデータ項
目がスレーブにない場合には実効アドレスは変換され、
その結果の実アドレスがローカル記憶装置１５に与えら
れる。所望のデータ項目は次にそのローカル記憶装置か
ら読下 取られセしてプａ（すにもどされる。これと同時にこの
データ項目はその実効アドレスに添ってデータスレーブ
１７にコピーされる。この読取インストラクタ１ンの作
用は従来通りであり、それに関連した制御回路等につい
ては説明しない。
プロセサ１４が書込インストラクシ嘗ンを実行するトキ
はマルチプレクサ２２　、２３を１マークの入力にスイ
ッチする。このプロセサからの実効アドレスはそれ故デ
ータスレーブ１７とムＴｏｔｓＫ、−Ｉえられ、そして
書込まれるべきデータ項目はデータスレーブに与えられ
る。このデータ項目は次にそのスレーブに書込まれる。
これと同時にその実効アドレスが変換され、ローカル記
憶装置ｔ５がアドレスづけされてそのデータ項目がスレ
ーブからローカル配憶装置へとコピーされる。これによ
りローカル記憶装置はスレーブと一致する。以上のよう
にこの書込インストラクシ璽ンは従来のごとくであり、
関連する制御回路については説明しない。
＠３図にもどると、こり書込インストラクシ冒ンはまた
ムＭＤゲートＵの一方の人力を附勢するものであり、こ
のゲートの他方の人力はムＴＯ１６から共有データフラ
グＢＤｔ−９ける。従って、ムＮＤグート謁は書込イン
ストラクシ冒ンにより更新されるデータ項目が共有デー
タ項目である場合に開がねる。グー）２６の出力は制御
信号ＬＢ　（ロートバッファ）を発生し、これが出力バ
ッファ１８に加えられてメツセージをそれに入れさせる
。このメツセージは次に他のノードに送られて共有デー
タ項目の他のコピーのすべてを更新する。ゲート２６の
この出力はカウンタ冴の加算人力００［も加えられる。
これは現在のメツセージの数のカウンタあ内の記憶を更
新させる。
メツセージが入力バッファ２０に入るときに！ルチプレ
クサｎ、２３は２マークの入力にスイッチされそして４
個）ＡＮＤゲート２７　、２８　、２９　、３０の夫々
の１つの入力を附勢する。
グー）ｆｆｌの他方の入力は信号ＴＩＪを費ける。従っ
てグー）ｆｆは七〇ノードで発生したメツセージが受は
入れられると開かれる。グー）２７の出力は力９ンタあ
の減算入力ＣＤに加えられてｌだけそれを減算させ、現
在のメツセージの１つが受入れられたことを示す。
グー）２８は信号ＴＨの逆を受ける。従ってゲート２８
はバッファ９内のメツセージが他のノードかも発生され
る場合に開く、ノード内の出力はＯＲゲート３１を動作
可能にして信号酊を発生させる。
この信号によりバッファ９内のデータ項目はデータスレ
ーブ１７およびローカル配憶装置１５に、あたかもそれ
が正規の書込インストラクシｌンであるかのごとくに書
込まれる。しかしながら、データ項目のコピーがこのノ
ードに保持されない（共有データ項目は必ずしもすべて
のノードに保持されるとは限らない）場合、ムＴσはバ
ッファ９内の実効アドレスを認識せず、そして書込みが
行われる。
項目をデータスレーブに書込むこの動作により共有主記
憶装置を有する従来の方式では通常必要とされるアクセ
ス前のデータスレーブの排除の必要性はなくなる。
ノード自体で発生した更新メツセージは、問題のデータ
項目がメツセージの発生時点ですでに更新されている（
書込インストラクシｌンの項を参照のこと）からリンク
から受は入れられる時にはローカル記憶装置には通常書
込まれない。
そのノードがまだ少くとも１個の更新メツセージを有す
る間に他のノードから更新メツセージを受けるならば、
その受は砲られたメツセージは第１ノードによりそのメ
ツセージを発生した時点ですでに更新されているデータ
項目をオーバー書込みすることＫなる。このデータ項目
はかくして順序的に前の値によりオーバー書込されるこ
とになってしまい、これは明らかに正しくない、（更新
の順序は更新メツセージがリンクから入る順序で龜まる
点に注意、）この状況は信号ＣＺとＴＨの逆を受けるム
ＭＤゲート２９により検出される。ノード内の出力は双
安定装置３２をセットさせてプロセサ１４の動作を中断
させるサスペンド信号８０８Ｐを発生する。次のこのプ
ロセサはカウンタ９が０にもどりすべての現在のメツセ
ージが受取られたこと１ を示すまで中断したままとなる。信号ＣＺは次に双安定
装＠３２をリセットさせてこの６０８Ｐ何号を除去する
。
このプロセサが中断している間にもローカル記憶装置は
まだ入来メツセージにより更新されうるのであり、そし
てその場合には他のノードからのものではないすべての
入来メツセージにより更新される。これにより、８０８
Ｆ信号が除去される時点でデータ項目のすべては完全に
更新されていることＫなる。これは信号８口８Ｐにより
開くムＮＤ　　ゲート３０により行われるものであり、
ゲート３０の出力はＯＲゲグー３１に加えられて信号和
を発生する。
【図面の簡単な説明】
＠１図は本発明のデータ処理装葉の全体ブロック図、第
２図は１つの処理ノードのブロック図、ＩＩｇａ図は１
つのノード内の制御回路のブロック図である。 ｌＯ・・・ノード、　１１・・・リンク、１２・・・カ
プラ、　１４・・・データプロセサ、１５・・・ローカ
ルデータ記憶装置、＋６・・・アドレス変換ユニット（
ムＴｏ）、１７・・・データスレーブ、１８・・・出力
バッフ丁、１９・・・アイデンティティレジスタ、　２
０・・・入力バッファ、２１・・・コンパレータ、２２
．２３・・・マルチプレクサ、Ｕ・・・カウンタ、部・
・・ＮＯＲゲーグー、２６　、２７　、２８　、２９．
３（１−ｈｙＤゲート、３１・・・ＯＲゲート。 出頓人代理人　　　猪　　股　　　　清第　１図 刀アラへ ３６３−

Claims (1)

  1. 【特許請求の範囲】 １、少（とも１個のデータ伝送リンク（１１）　Ｋより
    相互に接続されそして夫々のノードがビ）そのノードに
    固有のローカルデータ項目を保持すると共に少くとも１
    個の他のノードに保持されるコピーをつくる共有のデー
    タ項目を保持するデータ記憶装ｆ　（１５）とＩａ）こ
    のデータ記憶製電内のデータ項目を読取りそして更新す
    ることの出来るデータプロセサ（１４）を有する複数の
    処理ノード（ｌＯ）を有し、（１）１個のノードの上記
    データプロセサ（１４）が共有のデータ項目を更新する
    と七〇ノード（ｌＯ）がその項目の更新された値ｉよび
    そのアドレスを含むメツセージを発生しそしてそのメツ
    セージを上記リンクＣ１１）を介して他の複数のノード
    （ｌＯ）に伝送し、上記プロセサはこのメツセージが上
    記性のノードに到達するのを待つことなくその処理を続
    けることが出来るようＫなっていること、および（ＩＩ
    ）上記メツセージが上記性のノードにより受は入れられ
    ると、このメツセージがそれらのノードの記憶装置（１
    ５）　Ｋ保持される上記共有データ項目のコピーを更新
    するために用いられるよう虻なっており、そねＫより共
    有のデータ項目のすべてのコピーが一致して維持される
    ようＫすること、を特徴と−ｒるデータ処理装置。 ２、前記各ノードが前記リンクを介しての伝送に待機シ
    ているメツセージ判を保持するためのファーストイン、
    ファーストアウトバッファを含むことを特徴とする特許
    請求の範囲第１項記載のデータ処理装置。 ３、前記各ノードが発生されたがまだ伝送されていない
    メツセージの数を計数するための装置と上記数がＯより
    大であると１１１個のメツセージが他の１個のノードか
    ら入る時にそのノードの動作を一時的に停止するための
    装置とを含むことを特徴とする特許請求の範囲第２項記
    載のデ−タ処理装置。 ４．前記データ伝送リンクはリング回路網を有し、前記
    メツセージの数を計数するための装置が１個のメツセー
    ジが前記ノ（ツファに賃かれるととに１だけ増加し、同
    一ノードで発生し上記リングを完全にまわったメツセー
    ジを受けるたびに１だけ減少するカウンタを含むことを
    特徴とする特許請求の範囲第３項記載のデータ処理装置
    。 ５、前記伝送リンクはすべてのノードが同一シーケンス
    をもってそこからメツセージを受は入れるようになって
    いることを特徴とする特許請求の範囲第１項乃至第４項
    のＩＫ記載するデータ処理装置。 ６、前記伝送リンクはリング回路網を有し、１時に１個
    がそのり／りＫｎ在するようになったことを特徴とする
    特許請求の範囲第５項記載のデータ処理装置。 ７、１ｌｔｌ記各メツセージに含まれるアドレスはその
    データ項目の実効アドレスであり、各ノードが七〇爽効
    アドレスによりそれへの共有のデータ項目を確認するご
    とくなったことを特徴とする特許請求の範囲第１項乃至
    第６項σ）ＩＫ記載するデータ旭理装置。 ８、前記各ノードが前記実効アドレスを前記データ記憶
    装置内のデータ項目の物理的なロケーシ冒ンを確認する
    実アドレスに変換するための丁ドレス変換ユニットを含
    むことを特徴とする特許請求の範囲第７項記載のデータ
    処理装置。 ９、前記アドレス変換ユニットは、１つのデータ項目の
    実効アドレスを変換すると！にそのデータ項目が共有の
    データ項目であゐかどうかを示す信号をも発生すること
    を特徴とする特許請求の範囲第８項記載のデータ処理装
    置。 ｍＡ前記共有のデータは複数の独立したエリアからなり
    そして前記ノードは上記エリア毎に１個の複数のデータ
    伝送リンクにより相互罠接続されることを特徴とする特
    許請求の範Ｈ第１項乃　　　　゛１至第９項のＩＫ記載
    するデータ処理装置。
JP58033021A 1982-04-28 1983-03-02 デ−タ処理装置 Granted JPS58192160A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB8212262 1982-04-28
GB8212262 1982-04-28

Publications (2)

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JPS58192160A true JPS58192160A (ja) 1983-11-09
JPH0230536B2 JPH0230536B2 (ja) 1990-07-06

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ID=10530021

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58033021A Granted JPS58192160A (ja) 1982-04-28 1983-03-02 デ−タ処理装置

Country Status (6)

Country Link
US (1) US4562539A (ja)
EP (1) EP0092895B1 (ja)
JP (1) JPS58192160A (ja)
AU (1) AU554263B2 (ja)
DE (1) DE3376590D1 (ja)
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