JPS61500569A - 割込みバス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 割込みバス装置 狭止公団 本発明はプロセンサ　システム、より詳細にはプロセンサと周辺装置間の割込み 信号通信装置に間する。

又豆ｑ且見 今日のプロセッサ　システムでは、周辺装置には周辺ＫＷコントローラ、例えば 、ディスクあるいはテープ　コントローラの下で動作する各種の入／出力端末及 び大容量記憶装置が含まれる。

多くの周辺装置は半独立的でありそのシステムの中央処理装置による処理に依存 する時間はそのシステムの持つ総処理時間の比較的短かい時間を占めるのみであ る０通常、周辺装置は中央処理装置からの命令によって、あるいは外部信号に応 答して動作する。

いずれの場合も、周辺装置は、通常、幾つがの独立的なタスクを遂行し、プロセ ンサによる処理が必要であるときは、そのことをプロセッサに通知する。プロセ ッサは各種の周辺装置から同時的に受信される複数の割込み要求に対してその要 求を行なっている装置のタイプ及び動作に基づいて決定される所定の優先スキー ムに従って応答する。

今日のプロセンサ　システムは、通常、回路基板上に搭載された集積回路を含む 、幾つかの装置においては、全プロセッサが単一の基板上に集積され、これがい わゆるバンクブレーンに差し込れる。そのコンピュータの周辺装置はそのプロセ フすと同′−のバンクブレーン基板上に差し込まれた周辺装置インタフェース回 路基板に接続される。バンクブレーン上に回路基板間の情報を伝送するためのア ドレス及びデータ　バス、インタフェース回路基板とプロセッサの間で割込み要 求信号及び割込み応答信号の通信に使用するための割込みバスが形成される０割 込みバスには周辺装置インタフェース基板からの割込み要求信号をプロセッサに 伝送するための通信経路及びプロセッサからの応答信号をインタフェース基板に 伝送するための経路が含まれる。

プロセッサの周辺装置の数が増加すると、プロセッサの周辺装置通信オーバヘッ ドも増加する。この問題を解決する目的で、幾つかの先行技術による装置は、中 央処理装置の割込みバスに接続された周辺装置の通信の一部を処理するための補 助支援プロセッサを使用する。中央処理装置、補助プロセッサ及びシステムの他 の全ての周辺装置インタフェース回路は各種の装置間の通信を可能とするアドレ ス／データ　バスによって相互接続される。補助プロセッサ及びシステムの周辺 装置インタフェース回路の幾つかは中央処理装置の割込みバスに接続され、中央 処理装置に割込みを行なうことが可能である。しかし、他の幾つかの周辺装置は 中央処理装置の割込みバスへの接続を持たない、これら他の装置との割込み通信 は“ポーリング、つまり、周辺装置内の幾つかの状態ビットをアドレス／データ 　ハスを介して読出すことによってこの補助プロセッサの制御下で行なわれる。

この方法は周辺装置の処理に関連する主プロセフすの幾つかのタスクを開放する が、この方法では、補助プロセッサによって処理される周辺装置が割込み信号を 発行することはできず、補助プロセッサに接続された各種の周辺装置に対する割 込みレベルを識別する機能も持たない。

衾肌■！貞 本発明による割込みバス装置はバンクブレーンの印刷配線回路基板上に主副込み バス及び補助割込みバスを含む、バックブレーン基板上の補助プロセッサ位置の 割込み端子ピンは主副込みバスニヨって中央処理装置あるいは補助プロセッサ位 置の割込みピンに接続され、インタフェース回路位置の割込みピンは補助割込み バスによって補助プロセッサの割込みピンに接続される。好ましくは、補助割込 みバスは同一のバンクブレーン上で主副込みバスから隔離され、補助プロセ、す に複数の異なる割込みレベルが徒供される。これによって、周辺装置インタフェ ース回路が所定の割込み優先スキームに従って補助プロセッサに割込みを行なう ことが可能となる。

本発明の１つの実施態様においては、主副込みバスはシステムの周辺装置インタ フェース回路及び補助プロセッサの幾つかに対して割込み信号をシステムの中央 処理装置に通信するように設計されている０分離された補助割込みバスは他の周 辺装置インタフェース回路に対する割込み信号を補助支援プロセンサに通信する のに使用される。好ましくは補助プロセンサからの割込み要求は周辺装置割込み として主副込みパス上の中央処理装置によって処理させ、補助プロセッサは補助 割込みバスによって１つあるいは複数の周辺装置インタフェースを処理するよう にする。一方、全てのプロセッサ及び周辺装置は共通アドレス及びデータ　バス に接続される。

ある特定の実施態様においては、複数の回路基板位置を持つ印刷配線基板バンク ブレーン上に主副込みバス及び補助割込みバスが形成される。この回路基板位置 の全ての割込み端子はバンクブレーンの下側セクションに位置し、補助プロセン サ回路基板位置の割込み要求端子ピン及び割込み応答端子ピンはバンクブレーン 基板の下側セクションに形成された主副込みバスに接続される。

周辺装置インタフェース基板位置に対する割込み要求端子ピン及び割込み応答端 子ピンはバンクプレーン基板の上側セクションに形成された補助割込みバスを介 して補助プロセンサ位置のピンにｆｉ　ｔＡされる。各々が他の補助割込みバス と隔離された補助割込みバスを持つ数個の補助プロセッサを使用することが可能 である。

個々の補助バスに対して、導線が下側セクション内の端子ピンから上側セクショ ン内の対応する補助バスの導線に延長される。好ましくは、このような構成にお いては、この２つのセクション間の接続はビンにプラグ式に接続が可能な印刷配 線相互接続プラグ基板によって行なう。

本発明に従かうシステムにおいては、好ましくは、周辺装置割込みは補助プロセ ッサにて中央処理装置によって処理される周辺装置と同様の方法にて所定の割込 み優先スキームに従って処理される。さらに、回路基板あるいは接続を変更する ことなく、バックプレーンの各種のスロット内に任意の周辺装置インタフェース 基奢反を位置し、適当なバックブレーン　ストラッピングにて、（子息のプロセ ッサと割込み通信を行なうことが可能である０本発明のもう１つの長所として、 周辺Ｖｔａを加え、バックプレーン上基板を使用して、割込み優先を再指定する こともできる０本発明によるバス装置のもう１つの長所は中央処理装置と他の周 辺装置間の通信を妨害することなく、別個の補助割込みバスを介して任意の数の 周辺装置と割込み通信を行なうことができる任意の故の補助プロセッサを収容で きることである。

本発明のこれら及びその他の長所は図面を参照しての本発明の一例としての実施 態様の以下の詳細な説明から一層明白となるものである。

匣１匡」０旧１疲肌 第１図は本発明による一例としてのプロセッサ装置構成のブロック図； 第２図は搭載された基板を持つ典型的なバンクプレーンの斜視図； 第３図は第４図、第５図及び第６図の相対的な位置関係を示す図；そして 第４図、第５図及び第６図は複数の割込みバスを持つバックブレーンの片面の一 部を示す図である。

用狙星畿里 第１図にはアドレス／データ　バス１０３を介して周辺装置インタフェース回路 に接続された中央処理装置（ＣＰＵ）１０１を含む一例としてのプロセッサ　シ ステムが示される０周辺装置インタフェース回路１０２．１０４．１１２．１１ ４及び１２２は複数の周辺＝ｔ、例えば、ディスク及びテープドライバ、プリン タ及び他の入力あるいは出力装置と通信するために採用される標準の回路である 。補助プロセンサ１１０及び１２０がシステム内に組み込まれているが、これは 周辺装置１１２．１１４及び１２２との割込み通信を処理する。主副込みバス１ ０５はＣＰＵｌ０Ｉと周辺装置インタフェース回路１０２及び１０４並びに補助 プロセッサ１１０及び１２０との間の割込み通信を提供する０片方の補助割込み バス１１５は補助プロセッサ１１０とインクフェース回路１１２及び１１４との 間の割込み通信を提供する。もう１つの補助割込みバス１２５は補助プロセッサ １２０と周辺装置インタフェース１２２の間の割込み通信を提供する。ＣＰＵ］ ０１並割込みバス１０５．１１５及び１２５は複数の回路基板が標準回路基板コ ネクタによって接続されているバンクプレーンと呼ばれる単一印刷配線基板から 離しても良い、第１図に示されるＣＰＬｌｌｏｌ、インタフェース回路１０２、 その他を含む個々の装置及び支援プロセッサ１１０及び１２０は回路基板上に搭 載され、全ての基板はバンクプレーンに差し込弐に接続される。第２図に回路基 板とバックブレーンの位置関係を示すためにバックプレーン２１０上に搭載され た代表としての回路基板２１２及び２２０の典型的な先行技術による配置が示さ れる。バックブレーンは素子側、つまり、基板が搭載される側に印刷配線回路を 持ち、またバンクプレーンの配線側と呼ばれる反対側には多数のアレイのビンが 示される。バックブレーンの素子側上の印刷配線回路及び反対側のピン間の適当 な相互接続によって、割込みバス１０５．１１５及び１２５並びにアドレス／デ ータ　バス１０３がバンクプレーン上に確立される。

回路間の通信にはデータ並びにアドレス情報及び割込み信号法の伝送が含まれる 。ここに説明の発明は割込み信号法に関するため、ここでの説明は割込み信号法 と関連する通信の部分に集中する。この実施態様での周辺装置インタフェース回 路とプロセッサの間の割込み信号法には少なくとも２つの別個の通信経路が必要 である。１つの経路は要求を行なっている回路からの割込み要求信号をプロセン サに送信するのに使用され、もう１つの経路は割込み要求に応答してプロセッサ からの割込み応答信号を提供するのに使用される。独立した割込み通信を行なう ためにバックプレーン上に数個のこのような二重経路を提供することもできる。

逆に、単一のペアを使用して数個の周辺装置インタフェース回路に対する割込み 通信を処理することもできる。後者の場合、数個の装置からの要求リードは共通 要求経路に接続され、応答経路は直列にて数個の装置に接続される。これは、通 常“ディジーチェーン゛と呼ばれる。１つの経路に接続された全ての”ＡＨはこ れらを処理するプロセッサの所で同一の優先レベルを持つ、しかし、要求を行な った直列経路内に接続された最初の装置はこの割込み応答に応答してこの直列経 路内の他の装置より高い優先を得る。この−例としてのシステムにおいては、補 助プロセッサ１１０及び１２０はそれぞれ少なくとも１つの割込み要求装置を処 理し、これらプロセンサは、一方、ＣＰＵＩ　Ｏ１との関係では割込み要求装置 となる。

第４図、第５図及び第６図は第３図に示されるように配置されることによって３ つの全ての割込みバス１０５．１１５および１２５を組み込むバンクプレーンを 示す、これら図面はバンクプレーンの配線側、つまり前側を示し、印刷配線回路 経路は点線にて示される。この点線はこの印刷配線回路経路がバンクプレーンの 反対側、つまり素子側に搭載されていることを示す、説明を簡単にするために、 図面に幾つかの代表のビンのみが示される。正面から見たバンクプレーンには端 子ビン３０１．３０５等の数個の二重カラムのトップ面が存在する。最初のカラ ムであるカラム３０１は回路基板コネクタに延長するビンを表わずか、ここにＣ ＰＵがバックブレーンの素子側に搭載される。カラム３１０．３２０．３３０， ３４０．３５０．３６０、及び３７０内のビンは印刷配線回路基板を通して他の コネクタに延長するが、ここに他の回路バックが挿入される。カラム３０５．３ １５．３２５．３３５．３４５．３５５及び３６５内のビンはバンクプレーン上 の相互接続を確立するために使用され、どの回路バンクにも直接には接続されな い、これらビンの間の相互接続は素子側の点線にて示される印刷配線回路Ｂ線、 及び基板の配線側の本図面において実線にて示される配線ストラップによって実 現される。この配線ストランプの代わりに印刷配線回路接続を持つ相互接Ｍ７Ｓ 板を使用して配線側のピンを接続することもできる。バンクプレーンの印刷配線 回路基板は、通常、アドレス及びデータを伝送するため、並びに割込み信号を処 理するための相互接続リードを持つ。

説明を簡単にするため、図面には割込み信号性接続バス１０５．１１５、及び１ ２５のみが示される。

バンクブレーンは、第４図、第５図及び第６図に示されるごとく、第４図に“Ａ ｏとラベルされている下側部分と、第４図に“Ｂ”とラベルされている上側部分 に分１すられる。ＣＰＵ、支援プロセッサ及び全てのＩ１０インタフェース回路 に対する回路基板割込み接続は下側部分に搭載される。以下のパラグラフの説明 から明白となるごとく、ＣＰＵによって処理されるインタフェース回路と補助プ ロセッサの１つによって処理されるインクフェース回路との差異は単にバックプ レーンの配線側の相互接続にあり、ＣＰＵｌ０Ｉによって処理されるインタフェ ース回路と補助プロセッサによって処理される回路のコネクタあるいは回路基板 の設計には差異はない、この−例としての実施態様においては、ＣＰＵ１ｏｔは カラム３０１内のピンに接続され、補助プロセフす１１０および１２０はそれぞ れカラム３３０及び３６０内のピンに接続され、他のカラムはインタフェース回 路接続に使用される。

ＣＰＵ位置以外の任意の位置はインタフェース回路あるいは補助プロセッサ用に 使用される。好ましくは、互換性を与える目的で共通ピン　レイアウト、例えば 、割込み要求及び割込み応答ピンがコネクタ位置に使用される。

バンクブレーンの下側部分、レベルＡは主割込みバス１０５の割込み要求リード 及び割込み応答リード及びバス１０５に接続されない装置１１２．１１４、及び １２２を含むバンクプレーン上に搭載された全ての基板の割込みコネクタ　ピン を含む、バックプレーンの上側部分、レベルＢは支援プロセッサ１１０及び１２ ０をそれらの関連するインタフェース回路に接続する補助割込みバス１１５及び １２５用の割込み要求リード及び割込み応答リードに対する接続を提供する。印 刷配線回基板回路を使用するストラッピング　ワイヤーあるいは相互接続基板が レベルＡ内のコネクタピンとレベルＢ内のバス間の接続を行なうのに使用される 。

カラム３１０内のピンはインタフェース回路１０２に延長し、装置の割込み要求 端子に接続されたピン４１１を含む、ピン４１１はカラム３０５内の印刷配線回 路及びストランプによって割込み要求バス４００に接続される。バス４００はＣ ＰＵＩ　０１の幾つかの割込み要求入力端子の１つであるピン４１０に延長する 印刷配線バスである。端子４１２はカラム３１５内の印刷配線回路及びストラッ ピングによって割込み要求バス４００に接続され、終局的には、端子４１０を介 してＣＰＵＩ　０１に接続される。インタフェース回路１０２及び１０４はディ ジー　チェーン接続と呼ばれる方法にて、ＣＰＵｌ０Ｉの同一の割込み要求端子 に接続される。どちらの装置からの割込み要求もバス４００上を伝送され、ＣＰ Ｕｌ０Ｉからの割込み応答信号は割込み応答出力端子ピン５１０からバス５０１ を介して両方の装置に伝送される０図面から明らかであるごとく、ピン５１０は ピン５１１Ａに接続されるが、これは装置１０２の割込み応答入力端子に延長す る。この応答信号は装置１０２によって、この装置が割込み要求を発した場合は 、この信号は入力ピン５１２Ａに応答を行なうため装置１０２によって割込み応 答出力ピン５１１及びバス５０１を介して装置１０４に伝送される。要求バス４ ００及び応答バス５０１は両方とも他の回路バンクに延長することもできる。こ の場合、装置１０２あるいは１０４によって使用されない応答信号はバスに接続 された他の装置にバスされる。

第１図に示されるごとく、補助プロセッサ１１０及び１２０もまた割込みバス１ ０５に接続される。補助プロセッサ１１０は第５図のカラム３３０内のコネクタ 　ピンに接続され、補助プロセッサ１２０は第６図のカラム３６０内のコネクタ 　ピンに接続される。これらプロセンサの両方ともＣＰｔＪＩＯｌにとって周辺 装置としてみなされるが、しかし、これらはこれらプロセッサによって処理され る周辺装置に対してはプロセンサの役割を持つ、従って、これらプロセッサには ＣＰＵＩ　Ｏ１と通信するための割込み要求出力及び割込み応答入力端子が提供 されており、またインタフェース回路と通信するために、ＣＰＵｌｌ０と同様に 、割込み要求入力端子及び割込み応答出力端子が提供されている０両方の補助プ ロセッサともにレベルＡの主割込みバスによってＣＰＵに接続される。この−例 としての実施態様においては、ＣＰＵ１ｏｔとこれらプロセッサの間に独立した 割込み要求及び割込み応答経路が使用される。ディジーチェーン接続を使用して 、補助プロセッサの１つからのＣＰＵＩ　１０への割込み経路を他の補助プロセ ッサあるいはインタフェース回路１０２及び１０４と直列に接続することもでき る。

補助プロセッサ１１０の割込み要求出力端子４１３はカラム３２５内のピン及び 要求バス４０２を介してＣＰＵＩ　Ｏ１の割込み要求出力端子４３０に接続され る。プロセッサ１１０の割込み応答入力端子５１３Ａは応答バス５０３を介して ＣＰＵｌ０Ｉの割込み応答出力端子５３０に接続される。同様に、プロセンサ１ ２０の割込み要求出力端子４１６はハス４０１を介してＣＰＵ１０１の割込み要 求入力端子４２０に接続され、プロセッサ１２０の割込み応答入力端子５１６八 はバス５０２を介してＣＰ　ＵＩＯＩの割込み応答出力端子５２０に接続される 。

インタフェース回路１１２．１１４及び１２２並びに補助プロセッサ１１０及び １２０はバンクプレーン上に搭載された他の全ての回路バックと同様にバンクブ レーンのＡレベルに差し込まれる。しかし、これら装置はＢレベルによって相互 接続される。より具体的には、インタフェース回路１１２に属するカラム３４０ のレベルＡの割込み要求出力端子４１４はレベルＢの割込み要求バス６０１に接 続される。同様に、カラム３５０、レベルＡ内のインタフェース回路１１４に属 する剖込み要求出力端子４１５はレベルＢの割込み要求バス６０２に接続される 。バス６０１はカラム３２５、レベルＢの端子６００に延長し、ストラッピング ワイヤーによってカラム３３０、レベルＡの端子６０５に接続される。同様に、 バス６０２はカラム３２５、レベルＢの端子６１０に延長し、ストラフピング　 ワイヤーによってカラム３３０、レベルＡの端子６１５に接続される。端子ピン ６０５及び６１５は補助プロセッサ１１０に対する割込み要求入力端子である。

補助プロセッサ１１０はインタフェース回路１１２からの割込み要求に応答する ！１！儂ができると、カラム３３０、レベルＡの端子６０３上に応答信号を送信 する。この端子は配線ストランプによってカラム３２５、レベルＢの端子６２０ に接続され、ここから応答バス７０２を介してカラム３３５、レベルＢの端子ピ ンに接続され、さらにストランプを介してカラム３３５、レベルＡ、そしてカラ ム３４０、レベルＡの端子５１４Ａに接続される。これがインタフェース回路１ １２の割込み応答入力端子である。同様に、補助プロセッサ１１０の他の割込み 応答端子もカラム３２５、レベルＢのピン６１２に接続され、さらに応答バス７ ８２に接続されたカラム３３０、レベルＡの端子６１３に接続される。カラム３ ４５内においては、レベルＢのバス７８２からレベルＡのインタフェース回路１ １４の割込み応答入力端子５１５Ａへの接続が確立される。第６図にはカラム３ ７０内のインタフェース回路１２２のコネクタ端子ピンからカラム３６０のピン に接続された補助プロセンサ１２０への相互接続が示される。第６図に示される 構成において、インクフェース回路１２２の割込み要求出力端子４１７はカラム ３６５、レベルＡ内のピン及び配線ストラップを介して要求バス８０１及びカラ ム３５５、レベルＢの端子ピン８００に接続される。端子ビン８００はレベルＢ からレベルＡへの配線ストランプを介して補助プロセンサ１２０の割込み要求入 力端子の１つであるカラム３６０、レベルＡ内の端子ピン８０５に接続される。

補助プロセンサ１２０はカラム３６０、レベルＡ内の端子８１０を介して割込み 応答信号を送信するように設計されているが、該端子８１０はカラム３５５、レ ベルＢ内の端子８１２に接続され、該端子８１２はさらにレベルＢのバス８０３ 及びカラム３６５内の相互接続ストラップを介してインタフェース回路１２２の 割込み応答端子５１７Ａに接続される。この回路はディジーチェーン接続にて接 続された複数の回路の１つとして構成することもできる。この場合、これは応答 信号をレベルＡ内の端子５１７及びカラム３６５内のストラップを介してレベル Ｂのバス８０３に送信し、これが他のインタフェース回路によって使用できるよ うに設計される０図面から明白なごとく、ピンによる交差接続が存在しないため 、プロセッサ１２０に対する割込みバスをプロセッサ１１０の割込みバスから隔 離することが可能である。

第４図、第５図及び第６図のバックプレーンはさらに他のインタフェース回路及 び補助プロセッサが収容できるように第６図を越えて拡張することができる０図 １石から拡張されたバンクプレーン上に、現存の装置を妨害することなく、他の 装置をＣＰＵｌ０Ｉに対する割込み要求リード並びに割込み応答リードに接続す ることができることは明らかである。このような追加の装置としては、前述の方 法にて接続された他の補助プロセッサが含まれる。同様に、補助プロセッサ１１ ０及び１２０に追加のインタフェース回路を接続することができる。さらに、Ｃ ＰＵあるいは補助プロセッサへの周辺装置の割り当ての変更は、華に、バックプ レーン上の端子ピンの接続を変更するのみで、コネクタあるいはインタフェース 回路基板の修正を行なうことなく遂行できる。

当業者にとって、−例としてのこの実施態様に他の各種の変更及び修正を本発明 の精神及び範囲から逸脱することなく行なうことができることは明白である。従 って、これら変更及び修正も以下の請求の範囲によって網羅されるものとする。

′ｌ　周辺装置へ Ｆｌ（，４ 人（５ −）５　ツノｐ　ＪＪダ　３４０　ノ４５　、ＵぐＰＩ（、と −い…−＾、、に一１甑ＰＣＴ／υＳ　８４１００７１２ＡＮＮＥＸ　Ｔｏ　Ｔ ｘ、ｔ　ｒＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥＰＯＲ丁ＯＮ

Claims (3)

【特許請求の範囲】
1. １．パックプレーンである印刷配線回路基板上のプロセッサ割込みバス装置にお いて、 該パックプレーンである印刷配線回路基板が主プロセッサ回路パック位置、補助 プロセッサ回路パック位置及び少なくとも１つの周辺装置インタフェース回路パ ック位置、該補助プロセッサ及び周辺装置インタフェース回路パック位置のそれ ぞれと関連する割込み要求出力端子ピン及び割込み応答入力端子ピン並びに該主 プロセッサ回路パック位置及び補助プロセッサ回路パック位置と関連する割込み 要求入力端子ピン及び割込み応答入力端子ピンを含み； 該主プロセッサ回路パック位置と関連する該割込み要求入力ピンを該補助プロセ ッサ回路パック位置と関連する該割込み要求出力ピンと接続し、該主プロセッサ 回路パック位置と関連する該割込み応答出力端子ピンを該補助プロセッサ回路パ ック位置と関連する該割込み応答入力端子ピンに接続する主割込みバス手段；該 補助プロセッサ回路パック位置と関連する該割込み要求入力端子ピンを該周辺装 置インクフェース回路パック位置と関連する該割込み要求出力端子ピンと接続し 、該補助プロセッサ回路バック位置と関連する該割込み応答出力端子ピンを該周 辺装置インタフェース回路パック位置と関連する該割込み応答入力端子ビンと接 続する補助割込みバス手段とを含むことを特徴とする割込みバス装置。
2. ２．請求の範囲第１項に記載の割込みバス装置において、該バックプレーンであ る印刷配線回路基板が各々が割込み要求出力端子ピン及びこれと関連する割込み 応答入力端子ピンを持つ複数の周辺装置インタフェース回路パック位置を含み、 該主及び補助回路パック位置の各々が複数の割込み要求入力端子ピン及び割込み 応答出力端子ピンを含み、該主割込みバス手段が該複数の周辺装置インタフェー ス回路パック位置の幾つかと関連する割込み要求出力端子ピンを該主プロセッサ 回路基板位置と関連する該割込み入力端子ピンの幾つかに接続し、該主プロセッ サ回路パック位置の該割込み応答出力端子ピンの幾つかを該複数のインタフェー ス回路パック位置の幾つかと関連する割込み応答入力端子ピンと接続する導線手 段を含み、該補助割込みバスが該複数のインタフェース回路パック位置の他のイ ンタフェース回路パック位置と関連する割込み要求出力端子ピンを該補助プロセ ッサ回路パック位置と関連する該割込み要求入力端子の幾つかに接続し、該補助 プロセッサ回路パック位置と関連する該少なくとも１つの割込み応答出力端子を 該複数のインタフェース回路パック位置の該他のインタフェース回路パック位置 の割込み応答入力端子に接続するための導線手段を含むことを特徴とする割込み バス装置。
3. ３．請求の範囲第１項に記載のバス装置において、該パックプレーンが追加の補 助プロセッサ回路パック位置及び追加の周辺パック位置を持ち、該パック位置の 各々が割込み要求出力端子ピン及び割込み応答入力端子ピンを持ち、該追加の補 助プロセッサ回路パック位置がさらに割込み要求入力端子ピン及び割込み応答出 力端子ピンを持ち、該主割込みバス手段が該割込み要求出力端子ピン及び割込み 応答端子ピンをそれぞれ該主プロセッサ回路パック位置と関連する該割込み要求 入力端子ピン及び割込み応答出力端子ピンに接続する手段を含み；追加の補助割 込みバス手段が該補助プロセッサ回路パック位置と関連する該割込み要求入力端 子ピンと割込み応答出力端子ピンをそれぞれ該追加の周辺装置インタフェース回 路パック位置と関連する割込み要求出力端子ピン及び割込み応答人力端子ピンに 接続することを特徴する割込みバス装置。