JPS61500569A - interrupt bus device - Google Patents

interrupt bus device

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JPS61500569A
JPS61500569A JP59501963A JP50196384A JPS61500569A JP S61500569 A JPS61500569 A JP S61500569A JP 59501963 A JP59501963 A JP 59501963A JP 50196384 A JP50196384 A JP 50196384A JP S61500569 A JPS61500569 A JP S61500569A
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JP
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interrupt
circuit pack
auxiliary
bus
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JP59501963A
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ブラム，デイヴイツド　ジヨン
ドレイパー，ドン　レイ
エドモンズ，クリストフアー（中間名なし）
グリン，ジエームス　マイケル
Original Assignee
アメリカン テレフオン アンド テレグラフ カムパニ−
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 割込みバス装置 狭止公団 本発明はプロセンサ　システム、より詳細にはプロセンサと周辺装置間の割込み 信号通信装置に間する。[Detailed description of the invention] interrupt bus device Narrowing Public Corporation The present invention relates to a pro-sensor system, and more specifically, to interrupts between pro-sensors and peripheral devices. Connect to signal communication equipment.

又豆ｑ且見 今日のプロセッサ　システムでは、周辺装置には周辺ＫＷコントローラ、例えば 、ディスクあるいはテープ　コントローラの下で動作する各種の入／出力端末及 び大容量記憶装置が含まれる。Matamameq Katsumi In today's processor systems, peripheral devices include peripheral KW controllers, e.g. , various input/output terminals and operating under a disk or tape controller. and mass storage devices.

多くの周辺装置は半独立的でありそのシステムの中央処理装置による処理に依存 する時間はそのシステムの持つ総処理時間の比較的短かい時間を占めるのみであ る０通常、周辺装置は中央処理装置からの命令によって、あるいは外部信号に応 答して動作する。Many peripherals are semi-independent and dependent on processing by the system's central processing unit. The amount of time it takes to do so only occupies a relatively short amount of the total processing time of the system. 0 Normally, peripheral devices are activated by commands from a central processing unit or in response to external signals. and it works.

いずれの場合も、周辺装置は、通常、幾つがの独立的なタスクを遂行し、プロセ ンサによる処理が必要であるときは、そのことをプロセッサに通知する。プロセ ッサは各種の周辺装置から同時的に受信される複数の割込み要求に対してその要 求を行なっている装置のタイプ及び動作に基づいて決定される所定の優先スキー ムに従って応答する。In either case, peripheral devices typically perform a number of independent tasks and When processing by the sensor is required, the processor is notified of this fact. process The processor responds to multiple interrupt requests received simultaneously from various peripheral devices. A predetermined priority key determined based on the type and operation of the requesting device. respond accordingly.

今日のプロセンサ　システムは、通常、回路基板上に搭載された集積回路を含む 、幾つかの装置においては、全プロセッサが単一の基板上に集積され、これがい わゆるバンクブレーンに差し込れる。そのコンピュータの周辺装置はそのプロセ フすと同′−のバンクブレーン基板上に差し込まれた周辺装置インタフェース回 路基板に接続される。バンクブレーン上に回路基板間の情報を伝送するためのア ドレス及びデータ　バス、インタフェース回路基板とプロセッサの間で割込み要 求信号及び割込み応答信号の通信に使用するための割込みバスが形成される０割 込みバスには周辺装置インタフェース基板からの割込み要求信号をプロセッサに 伝送するための通信経路及びプロセッサからの応答信号をインタフェース基板に 伝送するための経路が含まれる。Today's pro-sensor systems typically include integrated circuits mounted on a circuit board. , In some devices, all processors are integrated on a single board, which It can be inserted into the so-called bank brain. The computer's peripherals are Peripheral interface circuits plugged onto the same bank brain board as the frame. connected to the circuit board. An access point for transmitting information between circuit boards on the bank brain Interrupt requests between address and data buses, interface circuit boards and processors 0% where an interrupt bus is formed for communication of request signals and interrupt response signals. The interrupt bus carries interrupt request signals from the peripheral device interface board to the processor. Communication path for transmission and response signals from the processor to the interface board. Contains the route for transmission.

プロセッサの周辺装置の数が増加すると、プロセッサの周辺装置通信オーバヘッ ドも増加する。この問題を解決する目的で、幾つかの先行技術による装置は、中 央処理装置の割込みバスに接続された周辺装置の通信の一部を処理するための補 助支援プロセッサを使用する。中央処理装置、補助プロセッサ及びシステムの他 の全ての周辺装置インタフェース回路は各種の装置間の通信を可能とするアドレ ス／データ　バスによって相互接続される。補助プロセッサ及びシステムの周辺 装置インタフェース回路の幾つかは中央処理装置の割込みバスに接続され、中央 処理装置に割込みを行なうことが可能である。しかし、他の幾つかの周辺装置は 中央処理装置の割込みバスへの接続を持たない、これら他の装置との割込み通信 は“ポーリング、つまり、周辺装置内の幾つかの状態ビットをアドレス／データ 　ハスを介して読出すことによってこの補助プロセッサの制御下で行なわれる。As the number of peripherals on a processor increases, the processor's peripheral communication overhead increases. Also increases. With the aim of solving this problem, some prior art devices have A supplement for handling some of the communications for peripheral devices connected to the central processing unit's interrupt bus. Use an auxiliary processor. Central processing units, auxiliary processors and systems, etc. All peripheral device interface circuits in the interconnected by a bus/data bus. Auxiliary processors and system peripherals Some of the device interface circuits are connected to the central processing unit's interrupt bus and It is possible to interrupt the processing device. However, some other peripherals Interrupt communication with these other devices that do not have a connection to the central processing unit's interrupt bus “Polling” means checking some status bits in the peripheral device for address/data. This is done under the control of this auxiliary processor by reading through the HUS.

この方法は周辺装置の処理に関連する主プロセフすの幾つかのタスクを開放する が、この方法では、補助プロセッサによって処理される周辺装置が割込み信号を 発行することはできず、補助プロセッサに接続された各種の周辺装置に対する割 込みレベルを識別する機能も持たない。This method frees up some tasks from the main process related to processing peripherals. However, with this method, the peripherals handled by the auxiliary processor receive the interrupt signal. It cannot be issued and the allocation for various peripherals attached to the auxiliary processor It also does not have a function to identify the level of inclusion.

衾肌■！貞 本発明による割込みバス装置はバンクブレーンの印刷配線回路基板上に主副込み バス及び補助割込みバスを含む、バックブレーン基板上の補助プロセッサ位置の 割込み端子ピンは主副込みバスニヨって中央処理装置あるいは補助プロセッサ位 置の割込みピンに接続され、インタフェース回路位置の割込みピンは補助割込み バスによって補助プロセッサの割込みピンに接続される。好ましくは、補助割込 みバスは同一のバンクブレーン上で主副込みバスから隔離され、補助プロセ、す に複数の異なる割込みレベルが徒供される。これによって、周辺装置インタフェ ース回路が所定の割込み優先スキームに従って補助プロセッサに割込みを行なう ことが可能となる。Nice skin! Sada The interrupt bus device according to the present invention is integrated into the main sub-board on the printed wiring circuit board of the bank brain. of auxiliary processor locations on the backbrain board, including buses and auxiliary interrupt buses. Interrupt terminal pins are connected to the main/sub-interrupt bus by the central processing unit or auxiliary processor. The interrupt pin at the interface circuit location is connected to the auxiliary interrupt pin at the interface circuit location. Connected by a bus to the auxiliary processor's interrupt pins. Preferably an auxiliary interrupt The main bus is isolated from the main subbus on the same bank brain, and all auxiliary processes Several different interrupt levels are available. This allows the peripheral device source circuit interrupts the auxiliary processor according to a predetermined interrupt priority scheme. becomes possible.

本発明の１つの実施態様においては、主副込みバスはシステムの周辺装置インタ フェース回路及び補助プロセッサの幾つかに対して割込み信号をシステムの中央 処理装置に通信するように設計されている０分離された補助割込みバスは他の周 辺装置インタフェース回路に対する割込み信号を補助支援プロセンサに通信する のに使用される。好ましくは補助プロセンサからの割込み要求は周辺装置割込み として主副込みパス上の中央処理装置によって処理させ、補助プロセッサは補助 割込みバスによって１つあるいは複数の周辺装置インタフェースを処理するよう にする。一方、全てのプロセッサ及び周辺装置は共通アドレス及びデータ　バス に接続される。In one embodiment of the invention, the primary and secondary bus is a peripheral device interface of the system. Interrupt signals for interface circuits and some of the auxiliary processors are sent to the central part of the system. A separate auxiliary interrupt bus designed to communicate to the processing unit is Communicate interrupt signals for side device interface circuit to auxiliary support processor used for. Preferably, the interrupt request from the auxiliary processor is a peripheral device interrupt. processing by the central processing unit on the main sub-path, and the auxiliary processor Allows the interrupt bus to handle one or more peripheral device interfaces. Make it. Meanwhile, all processors and peripherals are connected to a common address and data bus. connected to.

ある特定の実施態様においては、複数の回路基板位置を持つ印刷配線基板バンク ブレーン上に主副込みバス及び補助割込みバスが形成される。この回路基板位置 の全ての割込み端子はバンクブレーンの下側セクションに位置し、補助プロセン サ回路基板位置の割込み要求端子ピン及び割込み応答端子ピンはバンクブレーン 基板の下側セクションに形成された主副込みバスに接続される。In certain embodiments, a printed wiring board bank with multiple circuit board locations A main and auxiliary interrupt bus are formed on the brain. This circuit board position All interrupt pins of the auxiliary processor are located in the lower section of the bank brain. The interrupt request terminal pin and interrupt response terminal pin on the circuit board are bank brain. It is connected to a main sub-bus formed in the lower section of the board.

周辺装置インタフェース基板位置に対する割込み要求端子ピン及び割込み応答端 子ピンはバンクプレーン基板の上側セクションに形成された補助割込みバスを介 して補助プロセンサ位置のピンにｆｉ　ｔＡされる。各々が他の補助割込みバス と隔離された補助割込みバスを持つ数個の補助プロセッサを使用することが可能 である。Interrupt request terminal pin and interrupt response terminal for peripheral device interface board location The child pins are routed through an auxiliary interrupt bus formed on the upper section of the bankplane board. Then, it is applied to the pin at the auxiliary processor position. Each is connected to the other auxiliary interrupt bus. It is possible to use several auxiliary processors with separate auxiliary interrupt buses. It is.

個々の補助バスに対して、導線が下側セクション内の端子ピンから上側セクショ ン内の対応する補助バスの導線に延長される。好ましくは、このような構成にお いては、この２つのセクション間の接続はビンにプラグ式に接続が可能な印刷配 線相互接続プラグ基板によって行なう。For each auxiliary bus, conductors run from the terminal pins in the lower section to the upper section. to the corresponding auxiliary bus conductor within the channel. Preferably, such a configuration The connection between these two sections is a printed arrangement that can be plugged into the bin. This is done by line interconnect plug board.

本発明に従かうシステムにおいては、好ましくは、周辺装置割込みは補助プロセ ッサにて中央処理装置によって処理される周辺装置と同様の方法にて所定の割込 み優先スキームに従って処理される。さらに、回路基板あるいは接続を変更する ことなく、バックプレーンの各種のスロット内に任意の周辺装置インタフェース 基奢反を位置し、適当なバックブレーン　ストラッピングにて、（子息のプロセ ッサと割込み通信を行なうことが可能である０本発明のもう１つの長所として、 周辺Ｖｔａを加え、バックプレーン上基板を使用して、割込み優先を再指定する こともできる０本発明によるバス装置のもう１つの長所は中央処理装置と他の周 辺装置間の通信を妨害することなく、別個の補助割込みバスを介して任意の数の 周辺装置と割込み通信を行なうことができる任意の故の補助プロセッサを収容で きることである。In a system according to the invention, peripheral device interrupts are preferably The processor handles predetermined interrupts in the same manner as peripheral devices handled by the central processing unit. priority scheme. Additionally, changing the circuit board or connections Any peripheral device interface in various slots of the backplane without Position the base fabric and use appropriate backbrane strapping (son process). Another advantage of the present invention is that it is possible to perform interrupt communication with the processor. Add peripheral Vta and use board on backplane to respecify interrupt priority Another advantage of the bus device according to the invention is that it can any number of interrupts via a separate auxiliary interrupt bus without disrupting communication between side devices. Can accommodate any secondary processor capable of interrupt communication with peripheral devices It is possible.

本発明のこれら及びその他の長所は図面を参照しての本発明の一例としての実施 態様の以下の詳細な説明から一層明白となるものである。These and other advantages of the invention can be seen by way of example embodiments of the invention with reference to the drawings. It will become more apparent from the following detailed description of the embodiments.

匣１匡」０旧１疲肌 第１図は本発明による一例としてのプロセッサ装置構成のブロック図； 第２図は搭載された基板を持つ典型的なバンクプレーンの斜視図； 第３図は第４図、第５図及び第６図の相対的な位置関係を示す図；そして 第４図、第５図及び第６図は複数の割込みバスを持つバックブレーンの片面の一 部を示す図である。Box 1 box” 0 old 1 tired skin FIG. 1 is a block diagram of the configuration of a processor device as an example according to the present invention; Figure 2 is a perspective view of a typical bank plane with loaded boards; Figure 3 is a diagram showing the relative positional relationship of Figures 4, 5, and 6; Figures 4, 5, and 6 show one side of a backbrain with multiple interrupt buses. FIG.

用狙星畿里 第１図にはアドレス／データ　バス１０３を介して周辺装置インタフェース回路 に接続された中央処理装置（ＣＰＵ）１０１を含む一例としてのプロセッサ　シ ステムが示される０周辺装置インタフェース回路１０２．１０４．１１２．１１ ４及び１２２は複数の周辺＝ｔ、例えば、ディスク及びテープドライバ、プリン タ及び他の入力あるいは出力装置と通信するために採用される標準の回路である 。補助プロセンサ１１０及び１２０がシステム内に組み込まれているが、これは 周辺装置１１２．１１４及び１２２との割込み通信を処理する。主副込みバス１ ０５はＣＰＵｌ０Ｉと周辺装置インタフェース回路１０２及び１０４並びに補助 プロセッサ１１０及び１２０との間の割込み通信を提供する０片方の補助割込み バス１１５は補助プロセッサ１１０とインクフェース回路１１２及び１１４との 間の割込み通信を提供する。もう１つの補助割込みバス１２５は補助プロセッサ １２０と周辺装置インタフェース１２２の間の割込み通信を提供する。ＣＰＵ］ ０１並割込みバス１０５．１１５及び１２５は複数の回路基板が標準回路基板コ ネクタによって接続されているバンクプレーンと呼ばれる単一印刷配線基板から 離しても良い、第１図に示されるＣＰＬｌｌｏｌ、インタフェース回路１０２、 その他を含む個々の装置及び支援プロセッサ１１０及び１２０は回路基板上に搭 載され、全ての基板はバンクプレーンに差し込弐に接続される。第２図に回路基 板とバックブレーンの位置関係を示すためにバックプレーン２１０上に搭載され た代表としての回路基板２１２及び２２０の典型的な先行技術による配置が示さ れる。バックブレーンは素子側、つまり、基板が搭載される側に印刷配線回路を 持ち、またバンクプレーンの配線側と呼ばれる反対側には多数のアレイのビンが 示される。バックブレーンの素子側上の印刷配線回路及び反対側のピン間の適当 な相互接続によって、割込みバス１０５．１１５及び１２５並びにアドレス／デ ータ　バス１０３がバンクプレーン上に確立される。Use target star Kiri FIG. 1 shows peripheral device interface circuitry via address/data bus 103. An exemplary processor system including a central processing unit (CPU) 101 connected to 0 Peripheral Interface Circuit 102.104.112.11 Stem Is Shown 4 and 122 are multiple peripherals = t, e.g. disk and tape drivers, printers. is a standard circuit employed to communicate with computers and other input or output devices. . Auxiliary prosensors 110 and 120 are incorporated into the system, which Handles interrupt communications with peripherals 112, 114 and 122. Main and sub-inclusive bus 1 05 is the CPU l0I and peripheral device interface circuits 102 and 104 and auxiliary 0 auxiliary interrupts that provide interrupt communication between processors 110 and 120; Bus 115 connects auxiliary processor 110 and inkface circuits 112 and 114. Provides interrupt communication between Another auxiliary interrupt bus 125 is for the auxiliary processor. 120 and peripheral device interface 122. CPU] 01 parallel interrupt bus 105, 115 and 125 are standard circuit board From a single printed wiring board called a bank plane connected by connectors CPLllol, interface circuit 102, shown in FIG. The individual devices and supporting processors 110 and 120, including others, are mounted on a circuit board. All boards are plugged into the bank plane and connected to the second board. Figure 2 shows the circuit board. Mounted on the backplane 210 to indicate the positional relationship between the board and the backplane. A typical prior art arrangement of representative circuit boards 212 and 220 is shown. It will be done. The backbrain has a printed wiring circuit on the element side, that is, the side where the board is mounted. The other side of the bank plane, called the routing side, has a number of array bins. shown. Printed wiring circuit on the element side of the backbrain and suitable connections between the pins on the opposite side Interrupt busses 105, 115 and 125 and address/data A data bus 103 is established on the bank plane.

回路間の通信にはデータ並びにアドレス情報及び割込み信号法の伝送が含まれる 。ここに説明の発明は割込み信号法に関するため、ここでの説明は割込み信号法 と関連する通信の部分に集中する。この実施態様での周辺装置インタフェース回 路とプロセッサの間の割込み信号法には少なくとも２つの別個の通信経路が必要 である。１つの経路は要求を行なっている回路からの割込み要求信号をプロセン サに送信するのに使用され、もう１つの経路は割込み要求に応答してプロセッサ からの割込み応答信号を提供するのに使用される。独立した割込み通信を行なう ためにバックプレーン上に数個のこのような二重経路を提供することもできる。Communication between circuits includes the transmission of data as well as address information and interrupt signaling. . Since the invention described herein relates to an interrupt signaling method, the description herein relates to an interrupt signaling method. Concentrate on the relevant parts of communication. Peripheral interface times in this implementation Interrupt signaling between the path and the processor requires at least two separate communication paths It is. One path processes interrupt request signals from the circuit making the request. the other path is used to send data to the processor in response to an interrupt request. used to provide interrupt response signals from Perform independent interrupt communication Several such dual paths can also be provided on the backplane for this purpose.

逆に、単一のペアを使用して数個の周辺装置インタフェース回路に対する割込み 通信を処理することもできる。後者の場合、数個の装置からの要求リードは共通 要求経路に接続され、応答経路は直列にて数個の装置に接続される。これは、通 常“ディジーチェーン゛と呼ばれる。１つの経路に接続された全ての”ＡＨはこ れらを処理するプロセッサの所で同一の優先レベルを持つ、しかし、要求を行な った直列経路内に接続された最初の装置はこの割込み応答に応答してこの直列経 路内の他の装置より高い優先を得る。この−例としてのシステムにおいては、補 助プロセッサ１１０及び１２０はそれぞれ少なくとも１つの割込み要求装置を処 理し、これらプロセンサは、一方、ＣＰＵＩ　Ｏ１との関係では割込み要求装置 となる。Conversely, interrupts to several peripheral interface circuits using a single pair It can also handle communications. In the latter case, request leads from several devices are common. The request path is connected to the request path, and the response path is connected to several devices in series. This is This is usually called a ``daisy chain.'' All AHs connected to one path have the same priority level at the processor that processes them, but In response to this interrupt response, the first device connected in the series path get higher priority than other devices in the path. In this example system, Co-processors 110 and 120 each process at least one interrupt requester. However, these processors, on the other hand, are interrupt request devices in relation to CPUI O1. becomes.

第４図、第５図及び第６図は第３図に示されるように配置されることによって３ つの全ての割込みバス１０５．１１５および１２５を組み込むバンクプレーンを 示す、これら図面はバンクプレーンの配線側、つまり前側を示し、印刷配線回路 経路は点線にて示される。この点線はこの印刷配線回路経路がバンクプレーンの 反対側、つまり素子側に搭載されていることを示す、説明を簡単にするために、 図面に幾つかの代表のビンのみが示される。正面から見たバンクプレーンには端 子ビン３０１．３０５等の数個の二重カラムのトップ面が存在する。最初のカラ ムであるカラム３０１は回路基板コネクタに延長するビンを表わずか、ここにＣ ＰＵがバックブレーンの素子側に搭載される。カラム３１０．３２０．３３０， ３４０．３５０．３６０、及び３７０内のビンは印刷配線回路基板を通して他の コネクタに延長するが、ここに他の回路バックが挿入される。カラム３０５．３ １５．３２５．３３５．３４５．３５５及び３６５内のビンはバンクプレーン上 の相互接続を確立するために使用され、どの回路バンクにも直接には接続されな い、これらビンの間の相互接続は素子側の点線にて示される印刷配線回路Ｂ線、 及び基板の配線側の本図面において実線にて示される配線ストラップによって実 現される。この配線ストランプの代わりに印刷配線回路接続を持つ相互接Ｍ７Ｓ 板を使用して配線側のピンを接続することもできる。バンクプレーンの印刷配線 回路基板は、通常、アドレス及びデータを伝送するため、並びに割込み信号を処 理するための相互接続リードを持つ。4, 5 and 6 are arranged as shown in FIG. A bankplane incorporating all interrupt buses 105, 115 and 125. These drawings show the wiring side, or front side, of the bank plane and are printed wiring circuits. The route is indicated by a dotted line. This dotted line indicates that this printed wiring circuit path is on the bank plane. To simplify the explanation, it shows that it is mounted on the opposite side, that is, the element side. Only a few representative bins are shown in the drawing. The bank plane seen from the front has no edges. There are several double column tops such as child bins 301, 305. first color Column 301, which is a module, has a bottle extending to the circuit board connector. The PU is mounted on the element side of the backbrain. Column 310.320.330, The bins in 340, 350, 360, and 370 are connected to other Extends to the connector where other circuit backs are inserted. Column 305.3 15.325.335.345.355 and 365 bins are on bank plane are used to establish interconnections between circuits and are not directly connected to any circuit bank. The interconnections between these bins are printed wiring circuit B lines shown as dotted lines on the device side; and the wiring strap shown as a solid line in this drawing on the wiring side of the board. be revealed. Mutual connection M7S with printed wiring circuit connection instead of this wiring strump You can also use a board to connect the pins on the wiring side. Bank plane printed wiring Circuit boards are typically used to transmit addresses and data, as well as to process interrupt signals. with interconnect leads for control.

説明を簡単にするため、図面には割込み信号性接続バス１０５．１１５、及び１ ２５のみが示される。For ease of explanation, interrupt signal connection buses 105, 115, and 1 are shown in the drawings. Only 25 are shown.

バンクブレーンは、第４図、第５図及び第６図に示されるごとく、第４図に“Ａ ｏとラベルされている下側部分と、第４図に“Ｂ”とラベルされている上側部分 に分１すられる。ＣＰＵ、支援プロセッサ及び全てのＩ１０インタフェース回路 に対する回路基板割込み接続は下側部分に搭載される。以下のパラグラフの説明 から明白となるごとく、ＣＰＵによって処理されるインタフェース回路と補助プ ロセッサの１つによって処理されるインクフェース回路との差異は単にバックプ レーンの配線側の相互接続にあり、ＣＰＵｌ０Ｉによって処理されるインタフェ ース回路と補助プロセッサによって処理される回路のコネクタあるいは回路基板 の設計には差異はない、この−例としての実施態様においては、ＣＰＵ１ｏｔは カラム３０１内のピンに接続され、補助プロセフす１１０および１２０はそれぞ れカラム３３０及び３６０内のピンに接続され、他のカラムはインタフェース回 路接続に使用される。As shown in FIGS. 4, 5 and 6, the bank brane is shown in FIG. The lower part labeled o and the upper part labeled "B" in Figure 4. 1 min. CPU, support processor and all I10 interface circuits The circuit board interrupt connections for are mounted on the lower part. Explanation of the following paragraphs As is clear from The difference with the inkface circuit being processed by one of the processors is simply the backplane. An interface located on the interconnect on the wiring side of the lane and handled by CPUl0I. connectors or circuit boards for base circuits and circuits processed by auxiliary processors There is no difference in the design of, in this exemplary embodiment, CPU1ot is Auxiliary processors 110 and 120 are connected to pins in column 301, respectively. The other columns are connected to pins in columns 330 and 360, and the other columns are used for road connections.

ＣＰＵ位置以外の任意の位置はインタフェース回路あるいは補助プロセッサ用に 使用される。好ましくは、互換性を与える目的で共通ピン　レイアウト、例えば 、割込み要求及び割込み応答ピンがコネクタ位置に使用される。Any location other than the CPU location may be used for an interface circuit or auxiliary processor. used. Preferably a common pin layout for compatibility purposes, e.g. , interrupt request and interrupt response pins are used at the connector location.

バンクブレーンの下側部分、レベルＡは主割込みバス１０５の割込み要求リード 及び割込み応答リード及びバス１０５に接続されない装置１１２．１１４、及び １２２を含むバンクプレーン上に搭載された全ての基板の割込みコネクタ　ピン を含む、バックプレーンの上側部分、レベルＢは支援プロセッサ１１０及び１２ ０をそれらの関連するインタフェース回路に接続する補助割込みバス１１５及び １２５用の割込み要求リード及び割込み応答リードに対する接続を提供する。印 刷配線回基板回路を使用するストラッピング　ワイヤーあるいは相互接続基板が レベルＡ内のコネクタピンとレベルＢ内のバス間の接続を行なうのに使用される 。The lower part of the bank brain, level A, reads interrupt requests from the main interrupt bus 105. and interrupt response leads and devices 112, 114 not connected to bus 105, and Interrupt connector pins of all boards mounted on the bank plane including 122 The upper portion of the backplane, level B, includes support processors 110 and 12 0 to their associated interface circuits and an auxiliary interrupt bus 115 and Provides connections for interrupt request reads and interrupt response reads for H.125. mark Strapping wires or interconnect boards using printed circuit board circuits Used to make connections between connector pins in level A and buses in level B .

カラム３１０内のピンはインタフェース回路１０２に延長し、装置の割込み要求 端子に接続されたピン４１１を含む、ピン４１１はカラム３０５内の印刷配線回 路及びストランプによって割込み要求バス４００に接続される。バス４００はＣ ＰＵＩ　０１の幾つかの割込み要求入力端子の１つであるピン４１０に延長する 印刷配線バスである。端子４１２はカラム３１５内の印刷配線回路及びストラッ ピングによって割込み要求バス４００に接続され、終局的には、端子４１０を介 してＣＰＵＩ　０１に接続される。インタフェース回路１０２及び１０４はディ ジー　チェーン接続と呼ばれる方法にて、ＣＰＵｌ０Ｉの同一の割込み要求端子 に接続される。どちらの装置からの割込み要求もバス４００上を伝送され、ＣＰ Ｕｌ０Ｉからの割込み応答信号は割込み応答出力端子ピン５１０からバス５０１ を介して両方の装置に伝送される０図面から明らかであるごとく、ピン５１０は ピン５１１Ａに接続されるが、これは装置１０２の割込み応答入力端子に延長す る。この応答信号は装置１０２によって、この装置が割込み要求を発した場合は 、この信号は入力ピン５１２Ａに応答を行なうため装置１０２によって割込み応 答出力ピン５１１及びバス５０１を介して装置１０４に伝送される。要求バス４ ００及び応答バス５０１は両方とも他の回路バンクに延長することもできる。こ の場合、装置１０２あるいは１０４によって使用されない応答信号はバスに接続 された他の装置にバスされる。The pins in column 310 extend to interface circuit 102 and handle interrupt requests for the device. Pins 411 include printed wiring circuits in column 305, including pins 411 connected to terminals. The interrupt request bus 400 is connected to the interrupt request bus 400 by a line and a strump. Bus 400 is C Extend to pin 410, one of several interrupt request input terminals of PUI 01. It is a printed wiring bus. Terminals 412 connect printed wiring circuits and straps in column 315. It is connected to the interrupt request bus 400 by the ping, and is eventually connected to the interrupt request bus 400 via the terminal and is connected to CPUI 01. Interface circuits 102 and 104 are By a method called G-chain connection, the same interrupt request terminal of CPUl0I connected to. Interrupt requests from either device are transmitted on bus 400 and sent to the CP The interrupt response signal from Ul0I is sent from the interrupt response output terminal pin 510 to the bus 501. As is clear from the drawing, pin 510 is transmitted to both devices via is connected to pin 511A, which extends to the interrupt response input terminal of device 102. Ru. This response signal is sent by device 102, if this device issues an interrupt request. , this signal is interrupt-responsive by device 102 to respond to input pin 512A. The output signal is transmitted to device 104 via output pin 511 and bus 501. request bus 4 Both the 00 and response buses 501 can also be extended to other circuit banks. child , response signals not used by devices 102 or 104 are connected to the bus. bus to other devices.

第１図に示されるごとく、補助プロセッサ１１０及び１２０もまた割込みバス１ ０５に接続される。補助プロセッサ１１０は第５図のカラム３３０内のコネクタ 　ピンに接続され、補助プロセッサ１２０は第６図のカラム３６０内のコネクタ 　ピンに接続される。これらプロセンサの両方ともＣＰｔＪＩＯｌにとって周辺 装置としてみなされるが、しかし、これらはこれらプロセッサによって処理され る周辺装置に対してはプロセンサの役割を持つ、従って、これらプロセッサには ＣＰＵＩ　Ｏ１と通信するための割込み要求出力及び割込み応答入力端子が提供 されており、またインタフェース回路と通信するために、ＣＰＵｌｌ０と同様に 、割込み要求入力端子及び割込み応答出力端子が提供されている０両方の補助プ ロセッサともにレベルＡの主割込みバスによってＣＰＵに接続される。この−例 としての実施態様においては、ＣＰＵ１ｏｔとこれらプロセッサの間に独立した 割込み要求及び割込み応答経路が使用される。ディジーチェーン接続を使用して 、補助プロセッサの１つからのＣＰＵＩ　１０への割込み経路を他の補助プロセ ッサあるいはインタフェース回路１０２及び１０４と直列に接続することもでき る。As shown in FIG. 1, auxiliary processors 110 and 120 also Connected to 05. Auxiliary processor 110 is connected to the connector in column 330 of FIG. The auxiliary processor 120 is connected to the connector in column 360 of FIG. Connected to the pin. Both of these prosensors are peripheral to CPtJIOl. however, they are processed by these processors. These processors have the role of processors for peripheral devices. Provides interrupt request output and interrupt response input terminals for communicating with CPUI O1 and also to communicate with the interface circuit, similar to CPUll0. , an interrupt request input terminal and an interrupt response output terminal are provided. Both processors are connected to the CPU by a level A main interrupt bus. This example In this embodiment, there is an independent system between the CPU 1ot and these processors. Interrupt request and interrupt response paths are used. using daisy chain connection , the interrupt path from one of the auxiliary processors to the CPUI 10 to the other auxiliary processor. It can also be connected in series with the processor or interface circuits 102 and 104. Ru.

補助プロセッサ１１０の割込み要求出力端子４１３はカラム３２５内のピン及び 要求バス４０２を介してＣＰＵＩ　Ｏ１の割込み要求出力端子４３０に接続され る。プロセッサ１１０の割込み応答入力端子５１３Ａは応答バス５０３を介して ＣＰＵｌ０Ｉの割込み応答出力端子５３０に接続される。同様に、プロセンサ１ ２０の割込み要求出力端子４１６はハス４０１を介してＣＰＵ１０１の割込み要 求入力端子４２０に接続され、プロセッサ１２０の割込み応答入力端子５１６八 はバス５０２を介してＣＰ　ＵＩＯＩの割込み応答出力端子５２０に接続される 。Interrupt request output terminal 413 of auxiliary processor 110 is connected to pins in column 325 and It is connected to the interrupt request output terminal 430 of CPUI O1 via the request bus 402. Ru. The interrupt response input terminal 513A of the processor 110 is connected via the response bus 503. It is connected to the interrupt response output terminal 530 of CPU10I. Similarly, Prosensor 1 The interrupt request output terminal 416 of 20 receives the interrupt request of the CPU 101 via the lotus 401. It is connected to the request input terminal 420 and is connected to the interrupt response input terminal 516 of the processor 120. is connected to the interrupt response output terminal 520 of the CP UIOI via the bus 502. .

インタフェース回路１１２．１１４及び１２２並びに補助プロセッサ１１０及び １２０はバンクプレーン上に搭載された他の全ての回路バックと同様にバンクブ レーンのＡレベルに差し込まれる。しかし、これら装置はＢレベルによって相互 接続される。より具体的には、インタフェース回路１１２に属するカラム３４０ のレベルＡの割込み要求出力端子４１４はレベルＢの割込み要求バス６０１に接 続される。同様に、カラム３５０、レベルＡ内のインタフェース回路１１４に属 する剖込み要求出力端子４１５はレベルＢの割込み要求バス６０２に接続される 。バス６０１はカラム３２５、レベルＢの端子６００に延長し、ストラッピング ワイヤーによってカラム３３０、レベルＡの端子６０５に接続される。同様に、 バス６０２はカラム３２５、レベルＢの端子６１０に延長し、ストラフピング　 ワイヤーによってカラム３３０、レベルＡの端子６１５に接続される。端子ピン ６０５及び６１５は補助プロセッサ１１０に対する割込み要求入力端子である。Interface circuits 112, 114 and 122 and auxiliary processors 110 and 120 is a bank board like all other circuit backs mounted on bank planes. It is inserted into the A level of the lane. However, these devices are interconnected by B level. Connected. More specifically, column 340 belonging to interface circuit 112 The level A interrupt request output terminal 414 is connected to the level B interrupt request bus 601. Continued. Similarly, column 350 belongs to interface circuit 114 in level A. The interrupt request output terminal 415 is connected to the level B interrupt request bus 602. . Bus 601 extends to terminal 600 in column 325, level B, and straps It is connected to column 330, level A terminal 605 by a wire. Similarly, Bus 602 extends to terminal 610 in column 325, level B, and strapping A wire connects column 330 to terminal 615 of level A. terminal pin 605 and 615 are interrupt request input terminals for the auxiliary processor 110.

補助プロセッサ１１０はインタフェース回路１１２からの割込み要求に応答する ！１！儂ができると、カラム３３０、レベルＡの端子６０３上に応答信号を送信 する。この端子は配線ストランプによってカラム３２５、レベルＢの端子６２０ に接続され、ここから応答バス７０２を介してカラム３３５、レベルＢの端子ピ ンに接続され、さらにストランプを介してカラム３３５、レベルＡ、そしてカラ ム３４０、レベルＡの端子５１４Ａに接続される。これがインタフェース回路１ １２の割込み応答入力端子である。同様に、補助プロセッサ１１０の他の割込み 応答端子もカラム３２５、レベルＢのピン６１２に接続され、さらに応答バス７ ８２に接続されたカラム３３０、レベルＡの端子６１３に接続される。カラム３ ４５内においては、レベルＢのバス７８２からレベルＡのインタフェース回路１ １４の割込み応答入力端子５１５Ａへの接続が確立される。第６図にはカラム３ ７０内のインタフェース回路１２２のコネクタ端子ピンからカラム３６０のピン に接続された補助プロセンサ１２０への相互接続が示される。第６図に示される 構成において、インクフェース回路１２２の割込み要求出力端子４１７はカラム ３６５、レベルＡ内のピン及び配線ストラップを介して要求バス８０１及びカラ ム３５５、レベルＢの端子ピン８００に接続される。端子ビン８００はレベルＢ からレベルＡへの配線ストランプを介して補助プロセンサ１２０の割込み要求入 力端子の１つであるカラム３６０、レベルＡ内の端子ピン８０５に接続される。Auxiliary processor 110 responds to interrupt requests from interface circuit 112. ! 1! When I am able, I send a response signal on terminal 603 of column 330, level A. do. This terminal is connected to terminal 620 in column 325, level B by a wiring strump. from there via response bus 702 to column 335, level B terminal pin. connected to column 335, level A, and color via a strump. 340 is connected to the level A terminal 514A. This is interface circuit 1 12 interrupt response input terminals. Similarly, other interrupts of auxiliary processor 110 The response terminal is also connected to column 325, level B pin 612, and is further connected to response bus 7. Column 330 connected to level A terminal 613. Column 3 45, from level B bus 782 to level A interface circuit 1. A connection to the interrupt response input terminal 515A of No. 14 is established. In Figure 6, column 3 70 from the connector terminal pin of interface circuit 122 to the pin of column 360 Interconnections to an auxiliary prosensor 120 connected to are shown. Shown in Figure 6 In the configuration, the interrupt request output terminal 417 of the ink face circuit 122 is connected to the column 365, request bus 801 and color via pins and wiring straps in level A. 355 and is connected to the level B terminal pin 800. Terminal bin 800 is level B Interrupt request input of auxiliary processor 120 via wiring strump from to level A It is connected to terminal pin 805 in column 360, level A, which is one of the power terminals.

補助プロセンサ１２０はカラム３６０、レベルＡ内の端子８１０を介して割込み 応答信号を送信するように設計されているが、該端子８１０はカラム３５５、レ ベルＢ内の端子８１２に接続され、該端子８１２はさらにレベルＢのバス８０３ 及びカラム３６５内の相互接続ストラップを介してインタフェース回路１２２の 割込み応答端子５１７Ａに接続される。この回路はディジーチェーン接続にて接 続された複数の回路の１つとして構成することもできる。この場合、これは応答 信号をレベルＡ内の端子５１７及びカラム３６５内のストラップを介してレベル Ｂのバス８０３に送信し、これが他のインタフェース回路によって使用できるよ うに設計される０図面から明白なごとく、ピンによる交差接続が存在しないため 、プロセッサ１２０に対する割込みバスをプロセッサ１１０の割込みバスから隔 離することが可能である。Auxiliary processor 120 interrupts via terminal 810 in column 360, level A. Terminal 810 is designed to transmit a response signal, and terminal 810 is connected to column 355, The terminal 812 is further connected to the level B bus 803. and of interface circuit 122 via interconnect straps in column 365. It is connected to the interrupt response terminal 517A. This circuit is connected in a daisy chain. It can also be configured as one of a plurality of circuits connected together. In this case this is the response Connect the signal to level A through terminal 517 in level A and the strap in column 365. B bus 803 so that it can be used by other interface circuits. Since there is no cross-connection by pins, as is evident from the 0 drawing, , separates the interrupt bus for processor 120 from the interrupt bus for processor 110. It is possible to separate.

第４図、第５図及び第６図のバックプレーンはさらに他のインタフェース回路及 び補助プロセッサが収容できるように第６図を越えて拡張することができる０図 １石から拡張されたバンクプレーン上に、現存の装置を妨害することなく、他の 装置をＣＰＵｌ０Ｉに対する割込み要求リード並びに割込み応答リードに接続す ることができることは明らかである。このような追加の装置としては、前述の方 法にて接続された他の補助プロセッサが含まれる。同様に、補助プロセッサ１１ ０及び１２０に追加のインタフェース回路を接続することができる。さらに、Ｃ ＰＵあるいは補助プロセッサへの周辺装置の割り当ての変更は、華に、バックプ レーン上の端子ピンの接続を変更するのみで、コネクタあるいはインタフェース 回路基板の修正を行なうことなく遂行できる。The backplanes of Figures 4, 5, and 6 may further include other interface circuits and Figure 6 can be expanded beyond Figure 6 to accommodate additional and auxiliary processors. On the bank plane expanded from one stone, other devices can be installed without disturbing the existing equipment. Connect the device to the interrupt request lead and interrupt response lead for CPU10I. It is clear that it can be done. Such additional devices include those mentioned above. This includes other auxiliary processors connected in accordance with the law. Similarly, auxiliary processor 11 Additional interface circuits can be connected to 0 and 120. Furthermore, C Changing the assignment of peripheral devices to the PU or auxiliary processors Connector or interface by simply changing the terminal pin connections on the lane. This can be accomplished without modifying the circuit board.

当業者にとって、−例としてのこの実施態様に他の各種の変更及び修正を本発明 の精神及び範囲から逸脱することなく行なうことができることは明白である。従 って、これら変更及び修正も以下の請求の範囲によって網羅されるものとする。Those skilled in the art will appreciate that - various other changes and modifications can be made to this exemplary embodiment of the invention. Obviously, anything may be done without departing from the spirit and scope of the Act. subordinate It is therefore intended that these changes and modifications be covered by the following claims.

′ｌ　周辺装置へ Ｆｌ（，４ 人（５ −）５　ツノｐ　ＪＪダ　３４０　ノ４５　、ＵぐＰＩ（、と −い…−＾、、に一１甑ＰＣＴ／υＳ　８４１００７１２ＡＮＮＥＸ　Ｔｏ　Ｔ ｘ、ｔ　ｒＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥＰＯＲ丁ＯＮ'l To peripheral devices Fl(,4 people (5 -) 5 Tsunop JJ da 340 no 45, UgPI (, and -I…-＾、、Niichi PCT/υS 84100712ANNEX To T x, t rNTERNATIONAL 5EARCHREPOR DING ON

Claims (3)

【特許請求の範囲】[Claims] １．パックプレーンである印刷配線回路基板上のプロセッサ割込みバス装置にお いて、 該パックプレーンである印刷配線回路基板が主プロセッサ回路パック位置、補助 プロセッサ回路パック位置及び少なくとも１つの周辺装置インタフェース回路パ ック位置、該補助プロセッサ及び周辺装置インタフェース回路パック位置のそれ ぞれと関連する割込み要求出力端子ピン及び割込み応答入力端子ピン並びに該主 プロセッサ回路パック位置及び補助プロセッサ回路パック位置と関連する割込み 要求入力端子ピン及び割込み応答入力端子ピンを含み； 該主プロセッサ回路パック位置と関連する該割込み要求入力ピンを該補助プロセ ッサ回路パック位置と関連する該割込み要求出力ピンと接続し、該主プロセッサ 回路パック位置と関連する該割込み応答出力端子ピンを該補助プロセッサ回路パ ック位置と関連する該割込み応答入力端子ピンに接続する主割込みバス手段；該 補助プロセッサ回路パック位置と関連する該割込み要求入力端子ピンを該周辺装 置インクフェース回路パック位置と関連する該割込み要求出力端子ピンと接続し 、該補助プロセッサ回路バック位置と関連する該割込み応答出力端子ピンを該周 辺装置インタフェース回路パック位置と関連する該割込み応答入力端子ビンと接 続する補助割込みバス手段とを含むことを特徴とする割込みバス装置。1. A processor interrupt bus device on a backplane printed circuit board. There, The pack plane is a printed wiring circuit board that is the main processor circuit pack position, and the auxiliary a processor circuit pack location and at least one peripheral device interface circuit pack location; the auxiliary processor and peripheral device interface circuit pack locations; The interrupt request output terminal pin and interrupt response input terminal pin associated with each, and the corresponding main Interrupts associated with processor circuit pack locations and auxiliary processor circuit pack locations including a request input terminal pin and an interrupt response input terminal pin; Connect the interrupt request input pin associated with the main processor circuit pack location to the auxiliary processor. the interrupt request output pin associated with the processor circuit pack location; Connect the interrupt response output terminal pin associated with the circuit pack location to the auxiliary processor circuit pack. main interrupt bus means connected to said interrupt response input terminal pin associated with the block location; Connect the interrupt request input pin associated with the auxiliary processor circuit pack location to the peripheral Connect the corresponding interrupt request output terminal pin associated with the ink face circuit pack position. , the interrupt response output terminal pin associated with the auxiliary processor circuit back position. Connect with the corresponding interrupt response input terminal bin associated with the side device interface circuit pack location. and auxiliary interrupt bus means connected to the interrupt bus. ２．請求の範囲第１項に記載の割込みバス装置において、該バックプレーンであ る印刷配線回路基板が各々が割込み要求出力端子ピン及びこれと関連する割込み 応答入力端子ピンを持つ複数の周辺装置インタフェース回路パック位置を含み、 該主及び補助回路パック位置の各々が複数の割込み要求入力端子ピン及び割込み 応答出力端子ピンを含み、該主割込みバス手段が該複数の周辺装置インタフェー ス回路パック位置の幾つかと関連する割込み要求出力端子ピンを該主プロセッサ 回路基板位置と関連する該割込み入力端子ピンの幾つかに接続し、該主プロセッ サ回路パック位置の該割込み応答出力端子ピンの幾つかを該複数のインタフェー ス回路パック位置の幾つかと関連する割込み応答入力端子ピンと接続する導線手 段を含み、該補助割込みバスが該複数のインタフェース回路パック位置の他のイ ンタフェース回路パック位置と関連する割込み要求出力端子ピンを該補助プロセ ッサ回路パック位置と関連する該割込み要求入力端子の幾つかに接続し、該補助 プロセッサ回路パック位置と関連する該少なくとも１つの割込み応答出力端子を 該複数のインタフェース回路パック位置の該他のインタフェース回路パック位置 の割込み応答入力端子に接続するための導線手段を含むことを特徴とする割込み バス装置。2. The interrupt bus device according to claim 1, wherein the backplane is Each printed circuit board has an interrupt request output terminal pin and its associated interrupt includes multiple peripheral interface circuit pack locations with response input terminal pins; Each of the main and auxiliary circuit pack locations has multiple interrupt request input terminal pins and interrupt a response output terminal pin, the main interrupt bus means is connected to the plurality of peripheral device interfaces; Interrupt request output pins associated with some of the processor circuit pack locations are connected to the main processor. Connect to some of the interrupt input terminal pins associated with the circuit board location and Connect some of the interrupt response output terminal pins at the subcircuit pack location to the multiple interfaces. The wires that connect to the interrupt response input terminal pins associated with some of the circuit pack locations. and the auxiliary interrupt bus is connected to other interface circuit pack locations in the plurality of interface circuit pack locations. Connect the interrupt request output terminal pin associated with the interface circuit pack location to the corresponding auxiliary process. connected to some of the interrupt request input terminals associated with the auxiliary processor circuit pack location; the at least one interrupt response output terminal associated with a processor circuit pack location; the other interface circuit pack positions of the plurality of interface circuit pack positions; an interrupt characterized in that it includes conductor means for connecting to an interrupt response input terminal of the bus equipment. ３．請求の範囲第１項に記載のバス装置において、該パックプレーンが追加の補 助プロセッサ回路パック位置及び追加の周辺パック位置を持ち、該パック位置の 各々が割込み要求出力端子ピン及び割込み応答入力端子ピンを持ち、該追加の補 助プロセッサ回路パック位置がさらに割込み要求入力端子ピン及び割込み応答出 力端子ピンを持ち、該主割込みバス手段が該割込み要求出力端子ピン及び割込み 応答端子ピンをそれぞれ該主プロセッサ回路パック位置と関連する該割込み要求 入力端子ピン及び割込み応答出力端子ピンに接続する手段を含み；追加の補助割 込みバス手段が該補助プロセッサ回路パック位置と関連する該割込み要求入力端 子ピンと割込み応答出力端子ピンをそれぞれ該追加の周辺装置インタフェース回 路パック位置と関連する割込み要求出力端子ピン及び割込み応答人力端子ピンに 接続することを特徴する割込みバス装置。3. The bus device according to claim 1, wherein the back plane includes an additional supplement. It has an auxiliary processor circuit pack location and an additional peripheral pack location, and the Each has an interrupt request output terminal pin and an interrupt response input terminal pin, and The auxiliary processor circuit pack location also includes interrupt request input terminal pins and interrupt response output pins. The main interrupt bus means has an interrupt request output terminal pin and an interrupt output terminal pin. a response terminal pin respectively associated with the main processor circuit pack location and the interrupt request; Includes means for connecting to input terminal pins and interrupt response output terminal pins; additional auxiliary interrupts said interrupt request input terminal associated with said auxiliary processor circuit pack location; child pin and interrupt response output pin respectively to the additional peripheral device interface circuit. to the interrupt request output terminal pin and interrupt response manual terminal pin associated with the path pack position. An interrupt bus device characterized by connecting.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4777615A (en) * 1986-02-28 1988-10-11 Scientific Computer Systems Corporation Backplane structure for a computer superpositioning scalar and vector operations
US5282112A (en) * 1987-03-20 1994-01-25 Siemens Aktiengesellschaft Backplane having a jumper plug to connect socket connections to a bus line
KR910007643B1 (en) * 1987-05-01 1991-09-28 디지탈 이큅먼트 코오포레이숀 Apparatus and method for serving interrupts utilizing pended bus
WO1988008575A1 (en) * 1987-05-01 1988-11-03 Digital Equipment Corporation Interrupting node for providing interrupt requests to a pended bus
US5134706A (en) * 1987-08-07 1992-07-28 Bull Hn Information Systems Inc. Bus interface interrupt apparatus
US4914580A (en) * 1987-10-26 1990-04-03 American Telephone And Telegraph Company Communication system having interrupts with dynamically adjusted priority levels
US5119379A (en) * 1990-02-26 1992-06-02 Seiscor Technologies Inc. Method and apparatus for fault reporting
US5495615A (en) * 1990-12-21 1996-02-27 Intel Corp Multiprocessor interrupt controller with remote reading of interrupt control registers
JP2855298B2 (en) * 1990-12-21 1999-02-10 インテル・コーポレーション Arbitration method of interrupt request and multiprocessor system
US5613128A (en) * 1990-12-21 1997-03-18 Intel Corporation Programmable multi-processor interrupt controller system with a processor integrated local interrupt controller
US5404457A (en) * 1992-02-14 1995-04-04 Advanced Micro Devices, Inc. Apparatus for managing system interrupt operations in a computing system
US5369769A (en) * 1992-09-09 1994-11-29 Intel Corporation Method and circuitry for selecting a free interrupt request level from a multiplicity of interrupt request levels in a personal computer system
US5463752A (en) * 1992-09-23 1995-10-31 International Business Machines Corporation Method and system for enhancing the efficiency of communication between multiple direct access storage devices and a storage system controller
JPH06214969A (en) * 1992-09-30 1994-08-05 Internatl Business Mach Corp <Ibm> Method and equipment for information communication
GB2298503B (en) * 1993-12-16 1998-08-12 Intel Corp Multiple programmable interrupt controllers in a computer system
US5805836A (en) * 1996-12-10 1998-09-08 International Business Machines Corporation Method and apparatus for equalizing grants of a data bus to primary and secondary devices
US6691195B1 (en) * 2000-03-06 2004-02-10 International Business Machines Corporation Compact diagnostic connector for a motherboard of data processing system
JP2002197049A (en) * 2000-12-26 2002-07-12 Sharp Corp Microcomputer
US7289334B2 (en) * 2003-08-27 2007-10-30 Epicenter, Inc. Rack architecture and management system
US9032127B2 (en) * 2006-09-14 2015-05-12 Hewlett-Packard Development Company, L.P. Method of balancing I/O device interrupt service loading in a computer system
US7668998B2 (en) * 2008-01-08 2010-02-23 Parata Systems, Llc Methods, systems, and devices for providing an interrupt scheme in automated pharmaceutical dispensing machines without centralized arbitration

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4025903A (en) * 1973-09-10 1977-05-24 Computer Automation, Inc. Automatic modular memory address allocation system
US3881174A (en) * 1974-01-18 1975-04-29 Process Computer Systems Inc Peripheral interrupt apparatus for digital computer system
DE2441786A1 (en) * 1974-08-31 1976-03-11 Licentia Gmbh Receiver and evaluator of demand signals - stacked order of priority to obtain access to processing unit
US4296464A (en) * 1977-03-03 1981-10-20 Honeywell Inc. Process control system with local microprocessor control means
US4268906A (en) * 1978-12-22 1981-05-19 International Business Machines Corporation Data processor input/output controller
US4237535A (en) * 1979-04-11 1980-12-02 Sperry Rand Corporation Apparatus and method for receiving and servicing request signals from peripheral devices in a data processing system
US4309754A (en) * 1979-07-30 1982-01-05 International Business Machines Corp. Data interface mechanism for interfacing bit-parallel data buses of different bit width
US4326250A (en) * 1979-10-10 1982-04-20 Magnuson Computer Systems, Inc. Data processing apparatus with serial and parallel priority
NL8002346A (en) * 1980-04-23 1981-11-16 Philips Nv MULTI DATA SOURCE AND DATA RECEIVER SYSTEM WITH COMMUNICATION BUS.
US4415986A (en) * 1980-05-07 1983-11-15 Burroughs Corporation Data flow control system
US4398246A (en) * 1980-08-12 1983-08-09 Pitney Bowes Inc. Word processing system employing a plurality of general purpose processor circuits
US4470114A (en) * 1982-03-01 1984-09-04 Burroughs Corporation High speed interconnection network for a cluster of processors
US4511950A (en) * 1983-06-27 1985-04-16 Northern Telecom Limited Backpanel assemblies

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Publication number Publication date
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