JPS6148944A - 半導体装置 - Google Patents

半導体装置

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JPS6148944A
JPS6148944A JP59170675A JP17067584A JPS6148944A JP S6148944 A JPS6148944 A JP S6148944A JP 59170675 A JP59170675 A JP 59170675A JP 17067584 A JP17067584 A JP 17067584A JP S6148944 A JPS6148944 A JP S6148944A
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JP
Japan
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chip
resin
circuit
sealing
ceramic
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JP59170675A
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Katsuhiko Tsuura
克彦 津浦
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路と、薄膜回路とが一体構成さ
れたモノリシック・ディジタル−アナログ変換器に関す
る。
従来例の構成とその問題点 従来、この種のディジタル−アナログ変換器（以下、０
人変換器と呼ぶ）は第１図のように構成されている。半
導体集積回路と薄膜回路とが形成されたチップ１は、セ
ラミックパッケージ２にムｕ−５ｉ等の共晶合金や、エ
ポキシ系の導電性接着剤３によシ接着されている。
Ｄム変換器における重要な特性である非直線性誤差や、
微分直線性誤差は、前記薄膜回路に形成された各ピット
抵抗の抵抗値相対精度および相対温度係数のマツチング
精度と、半導体集積回路の定電流回路およびスイッチン
グ回路のビット間マツチング精度により決定される。一
般に１２ビツトを超えるような高精度の０人変換器に対
しては、前記薄膜回路を構成するラダー抵抗のレーザビ
ームによるトリミングによって高精度化がはかられてい
る。
セラミックパッケージ内にチップを実装し、封止のため
のふたをする前に、レーザトリミングする方法では、薄
膜回路を構成するラダー抵抗の位置決めに時間がかかる
。つまり、セラミックパッケージの位置誤差、ダイ接着
の位置誤差等のばらつきが大きい為である。また、パッ
ケージのセット取りはずし時間も必要である為、生産性
が低い。
更に、一般にセラミックパッケージは高価である為、低
価格のＤム変換器を実現させるのは困難である。
一方、ウェハー状態で、レーザートリミングを実施する
ことで、生産性を上げ、封止をセラミックパッケージか
ら直接の樹脂封止によって行なうこともある。しかしこ
の場合、トリミング後、チップのダイ接着、樹脂封止に
至る製造の最終工程で、ウェハー状態でのトリミングに
よる］）Ａ変換器の精度が変動す為欠点を有している。
この精度の変動は、樹脂封止時にチップに加わる応力が
原因の１つとして考えられ、各ピント出力間のマツチン
グを変動させている。この変動量は、１６ビツトＤＡ変
換器では、微分直線性誤差が最大的１１ＬＳＢ、非直線
性誤差が約１ｏＬｓＢと大きな結果が得られている。
チップに加えられた応力が、半導体集積回路の定電流ト
ランジスタのマツチングと、薄膜回路のラダー抵抗のマ
ツチングに大きな影響を与えている事がわかる。
発明の目的 本発明は、高精度の半導体装置を提供する事を目的とす
る。
発明の構成 本発明ＯＤＡ変換器は、同一基板上に半導体集積回路と
薄膜回路とが形成されたチップを有蓋容器内に固定し、
前記有蓋容器を樹脂封止したことを特徴とするもので、
これにより、高精度性能かつ安価なり人変換回路を含む
半導体装置が実現可能である。
実施例の説明 以下、本発明の実施例を第２図に基づいて説明する。第
２図においてウェハー状態で、レーザトリミングによシ
、高精度に機能修正されたチップ１はエポキシ系導電性
樹脂またはシリコーン樹脂などの接着剤３でリード群４
１リード上にダイ接着された後、金属線５を用いて各リ
ード群４と、ワイヤーボンドされ、エポキシ系樹脂また
はセラミックなどの蓋６を、エポキシ樹脂、または、シ
リコーン樹脂などの接着剤７で接着固定した後、エポキ
シ樹脂８で封止した状態を示している。
本発明で作成した１６ビツ）０人変換器の微分直線性誤
差と、非直線性誤差の変動量は、最大的±２ＬＳＢと、
小さくなシ高精度が維持できている。
発明の効果 本発明では、樹脂封止時、従来チップに加わっていた応
力を、チップをおおうカプセルで防ぐことができる為、
セラミックパッケージに実装した場合と同様に、０人変
換器の高精度が保つことができる。また、この装置は生
産性もよく、低価格での実現が十分に見込まれる。
【図面の簡単な説明】
第１図は従来のチップ実装の断面図、第２図は本発明の
一実施例のチップ実装の断面図である。 １・・・・・・チップ、２・・・・・・セラミックパッ
ケージ、３・・・・・・導電性樹脂接着剤、４・・・・
・・リード群、５・・・・・・金属線、６・・・・・・
蓋、７・・・・・・接着剤、８・・・・・・プラスチッ
クパッケージ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 　Ｊ

Claims (1)

    【特許請求の範囲】
  1. 同一基板上に、半導体回路と、薄膜回路とにより、回路
    構成されるデジタル−アナログ変換回路を有するチップ
    を有蓋容器内に固定し、前記有蓋容器を樹脂封止したこ
    とを特徴とする半導体装置。
JP59170675A 1984-08-16 1984-08-16 半導体装置 Pending JPS6148944A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59170675A JPS6148944A (ja) 1984-08-16 1984-08-16 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59170675A JPS6148944A (ja) 1984-08-16 1984-08-16 半導体装置

Publications (1)

Publication Number Publication Date
JPS6148944A true JPS6148944A (ja) 1986-03-10

Family

ID=15909298

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Application Number Title Priority Date Filing Date
JP59170675A Pending JPS6148944A (ja) 1984-08-16 1984-08-16 半導体装置

Country Status (1)

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JP (1) JPS6148944A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0348361A2 (en) * 1988-06-22 1989-12-27 STMicroelectronics S.r.l. Hollow plastic package for semiconductor devices
WO2003041163A1 (fr) * 2001-11-09 2003-05-15 3D Plus Dispositif d'encapsulation hermetique de composant devant etre protege de toute contrainte

Cited By (3)

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Publication number Priority date Publication date Assignee Title
EP0348361A2 (en) * 1988-06-22 1989-12-27 STMicroelectronics S.r.l. Hollow plastic package for semiconductor devices
WO2003041163A1 (fr) * 2001-11-09 2003-05-15 3D Plus Dispositif d'encapsulation hermetique de composant devant etre protege de toute contrainte
FR2832136A1 (fr) * 2001-11-09 2003-05-16 3D Plus Sa Dispositif d'encapsulation hermetique de composant devant etre protege de toute contrainte

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