JPS6148716B2 - - Google Patents
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- Publication number
- JPS6148716B2 JPS6148716B2 JP53140993A JP14099378A JPS6148716B2 JP S6148716 B2 JPS6148716 B2 JP S6148716B2 JP 53140993 A JP53140993 A JP 53140993A JP 14099378 A JP14099378 A JP 14099378A JP S6148716 B2 JPS6148716 B2 JP S6148716B2
- Authority
- JP
- Japan
- Prior art keywords
- raster
- cursor
- register
- value
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
Landscapes
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
本発明は電子計算機と接続して使用する好適な
ラスタスキヤンタイプの表示装置に好適なカーソ
ル制御回路に係り、特にインタレーススキヤンモ
ード時に有効なカーソル制御回路に関する。
ラスタスキヤンタイプの表示装置に好適なカーソ
ル制御回路に係り、特にインタレーススキヤンモ
ード時に有効なカーソル制御回路に関する。
カーソル範囲を設定するために、カーソルスタ
ートラスタレジスタとカーソルエンドラスタレジ
スタを設けるやり方がある。この場合、カーソル
スタートラスタレジスタ及びカーソルエンドラス
タレジスタの設定値とラスタアドレスの一致をと
つてカーソル範囲の設定を行つている。この一致
をとる方法では、ノンインタレース時には全く問
題ない。しかし偶数フイールドと奇数フイールド
で完全な画面を構成する第１図に示すようなイン
タレーススキヤンモード時には、カーソルスター
トラスタレジスタに偶数値を設定した場合にはカ
ーソルエンドラスタレジスタにも偶数値を設定す
ることが必要である。逆にスタートレジスタに奇
数値を設定した場合にはエンドラスタレジスタに
も奇数値を設定することが必要である。更に例え
ばカーソルスタートラスタレジスタに“０”、カ
ーソルエンドラスタレジスタに“４”を設定した
場合には、第１及び第３ラスタにはカーソルが出
ない、いわゆるカーソルすだれ現象が起こる。
ートラスタレジスタとカーソルエンドラスタレジ
スタを設けるやり方がある。この場合、カーソル
スタートラスタレジスタ及びカーソルエンドラス
タレジスタの設定値とラスタアドレスの一致をと
つてカーソル範囲の設定を行つている。この一致
をとる方法では、ノンインタレース時には全く問
題ない。しかし偶数フイールドと奇数フイールド
で完全な画面を構成する第１図に示すようなイン
タレーススキヤンモード時には、カーソルスター
トラスタレジスタに偶数値を設定した場合にはカ
ーソルエンドラスタレジスタにも偶数値を設定す
ることが必要である。逆にスタートレジスタに奇
数値を設定した場合にはエンドラスタレジスタに
も奇数値を設定することが必要である。更に例え
ばカーソルスタートラスタレジスタに“０”、カ
ーソルエンドラスタレジスタに“４”を設定した
場合には、第１及び第３ラスタにはカーソルが出
ない、いわゆるカーソルすだれ現象が起こる。
本発明の目的は、ハードウエアの増加をほとん
どなく、上記のすだれ現象を起こさないカーソル
制御回路を提供するにある。
どなく、上記のすだれ現象を起こさないカーソル
制御回路を提供するにある。
本発明は、インタレーススキヤンモード時には
カーソルスタートラスタレジスタ及びカーソルエ
ンドラスタレジスタの最下位ビツトとラスタアド
レスの最下位ビツトの一致あるいは不一致にかか
わらず一致信号を出すように制御し、前記目的を
達成するようにしたものである。
カーソルスタートラスタレジスタ及びカーソルエ
ンドラスタレジスタの最下位ビツトとラスタアド
レスの最下位ビツトの一致あるいは不一致にかか
わらず一致信号を出すように制御し、前記目的を
達成するようにしたものである。
次に、本発明を実施例により詳細に説明しよ
う。第２図は本発明の実施例を示す図である。図
に於いて、カーソルスタートラスタレジスタ１０
０、カーソルエンドラスタレジスタ１０１はそれ
ぞれ５ビツト構成のレジスタであり、その各ビツ
トの出力は２入力の排他的論理和ゲート１０２，
１０３，…１０６，１０７，１０８，…１１１に
入力している。更に、これらのゲート１０２〜１
１１には５ビツト構成のラスタアドレスがビツト
単位に入力している。各レジスタ１００，１０１
の最下位ビツト及びラスタアドレスの最下位ビツ
トを入力とするゲート１０２，１０７の出力はイ
ンバータ１１２，１１３を介してノアゲート１１
４，１１５に入力している。更に、該ゲート１１
４，１１５にはインタレース信号２０６が入力し
ている。このゲート１１４，１１５の出力及びゲ
ート１０３〜１０６，１０８〜１１１の出力がそ
れぞれノアゲート１１６，１１７の入力となつて
いる。ゲート１１６，１１７の出力２０３，２０
１はそれぞれ、エンドラスタ一致信号、スタート
ラスタ一致信号を示す。この一致信号２０３，２
０１はそれぞれゲート１２０，１１９に入力す
る。ゲート１２０，１１９の他方の入力は水平最
大文字数信号２０４、表示区間信号２０２であ
る。FF１１８はゲート１１９の出力によつてセ
ツトされ、ゲート１２０の出力によつてリセツト
されるフリツプフロツプである。このFF１１８
のＱ出力がカーソルイネイブル信号２０５であ
る。
う。第２図は本発明の実施例を示す図である。図
に於いて、カーソルスタートラスタレジスタ１０
０、カーソルエンドラスタレジスタ１０１はそれ
ぞれ５ビツト構成のレジスタであり、その各ビツ
トの出力は２入力の排他的論理和ゲート１０２，
１０３，…１０６，１０７，１０８，…１１１に
入力している。更に、これらのゲート１０２〜１
１１には５ビツト構成のラスタアドレスがビツト
単位に入力している。各レジスタ１００，１０１
の最下位ビツト及びラスタアドレスの最下位ビツ
トを入力とするゲート１０２，１０７の出力はイ
ンバータ１１２，１１３を介してノアゲート１１
４，１１５に入力している。更に、該ゲート１１
４，１１５にはインタレース信号２０６が入力し
ている。このゲート１１４，１１５の出力及びゲ
ート１０３〜１０６，１０８〜１１１の出力がそ
れぞれノアゲート１１６，１１７の入力となつて
いる。ゲート１１６，１１７の出力２０３，２０
１はそれぞれ、エンドラスタ一致信号、スタート
ラスタ一致信号を示す。この一致信号２０３，２
０１はそれぞれゲート１２０，１１９に入力す
る。ゲート１２０，１１９の他方の入力は水平最
大文字数信号２０４、表示区間信号２０２であ
る。FF１１８はゲート１１９の出力によつてセ
ツトされ、ゲート１２０の出力によつてリセツト
されるフリツプフロツプである。このFF１１８
のＱ出力がカーソルイネイブル信号２０５であ
る。
かかる構成に於いて、カーソルスタートラスタ
レジスタ１００に“０”、カーソルエンドラスタ
レジスタ１０１に“５”を設定し、第１図に示し
たインタレーススキヤンモード時の場合につい
て、動作を説明しよう。
レジスタ１００に“０”、カーソルエンドラスタ
レジスタ１０１に“５”を設定し、第１図に示し
たインタレーススキヤンモード時の場合につい
て、動作を説明しよう。
この場合の偶数フイールド時のタイムチヤート
を第３図に、奇数フイールド時のタイムチヤート
を第４図に示す。
を第３図に、奇数フイールド時のタイムチヤート
を第４図に示す。
インタレーススキヤンモード時にはインタレー
ス信号２０６はハイレベルになつている。したが
つてスタートラスタ一致信号２０１は偶数フイー
ルドにおいては第３図に示すようにラスタアドレ
スが“０”のときにハイレベルとなり、奇数フイ
ールドでは第４図に示すようにラスタアドレスが
“１”のときはハイレベルになる。また、エンド
ラスタ一致信号２０３は偶数フイールドにおいて
は第３図に示すようにラスタアドレスが４でハイ
レベルとなり、奇数フイールドでは第４図に示す
ようにラスタアドレスが５でハイレベルとなる。
第３図及び第４図に示すようにこれら２つの一致
信号、表示区間信号２０２及び水平最大文字数信
号２０４がフリツプフロツプ１１８に入力される
ので、偶数フイールドの場合には第３図に示すよ
うに第０、第２及び第４ラスタでカーソルイネイ
ブル信号２０５がハイレベルとなり、奇数フイー
ルドの場合には第４図に示すように第１、第３及
び第５ラスタでカーソルイネイブル信号２０５が
ハイレベルとなる。故に第０ラスタから第５ラス
タまでカーソルイネイブルとなり、従来例と比較
して２つのNORゲート１１４と１１５及び２つ
のインバータゲート１１２と１１３の付加のみで
カーソルすだれ現象を解消できる。
ス信号２０６はハイレベルになつている。したが
つてスタートラスタ一致信号２０１は偶数フイー
ルドにおいては第３図に示すようにラスタアドレ
スが“０”のときにハイレベルとなり、奇数フイ
ールドでは第４図に示すようにラスタアドレスが
“１”のときはハイレベルになる。また、エンド
ラスタ一致信号２０３は偶数フイールドにおいて
は第３図に示すようにラスタアドレスが４でハイ
レベルとなり、奇数フイールドでは第４図に示す
ようにラスタアドレスが５でハイレベルとなる。
第３図及び第４図に示すようにこれら２つの一致
信号、表示区間信号２０２及び水平最大文字数信
号２０４がフリツプフロツプ１１８に入力される
ので、偶数フイールドの場合には第３図に示すよ
うに第０、第２及び第４ラスタでカーソルイネイ
ブル信号２０５がハイレベルとなり、奇数フイー
ルドの場合には第４図に示すように第１、第３及
び第５ラスタでカーソルイネイブル信号２０５が
ハイレベルとなる。故に第０ラスタから第５ラス
タまでカーソルイネイブルとなり、従来例と比較
して２つのNORゲート１１４と１１５及び２つ
のインバータゲート１１２と１１３の付加のみで
カーソルすだれ現象を解消できる。
ノンインタレーススキヤンモード時にはインタ
レース信号２０６はローレベルになるので全く問
題ない。
レース信号２０６はローレベルになるので全く問
題ない。
第５図は本発明の他の実施例を示すもので、第
２図と同一部分は同一符号で示す。第２図と異な
る点は、カーソルスタートラスタレジスタ１００
とカーソルエンドラスタレジスタ１０１の最下位
ビツトを入力とする排他的論理和ゲート１２１と
その出力を反転するインバータ１２２とインタレ
ース信号２０６を反転するインバータ１２３とこ
れらの出力を入力とするNORゲート１２４を設
けたことである。
２図と同一部分は同一符号で示す。第２図と異な
る点は、カーソルスタートラスタレジスタ１００
とカーソルエンドラスタレジスタ１０１の最下位
ビツトを入力とする排他的論理和ゲート１２１と
その出力を反転するインバータ１２２とインタレ
ース信号２０６を反転するインバータ１２３とこ
れらの出力を入力とするNORゲート１２４を設
けたことである。
この４つのゲートを設けることにより、インタ
レーススキヤンモード時の場合にもブロツク表示
はもちろんカーソル１本表示を可能にできる。例
えばラスタアドレス３のみにカーソルを表示した
いときには、カーソルスタートラスタレジスタ１
００とカーソルエンドラスタレジスタ１０１に
３、即ち２進表示で00011と設定すれば良い。こ
の場合にはNORゲート１２４の出力はローレベ
ルとなるので奇数フイールドのラスタアドレスが
３の時にスタートラスタ一致信号２０１とエンド
ラスタ一致信号２０３がハイレベルとなるので、
ラスタアドレスが３の時のみカーソルイネイブル
信号２０５がハイレベルとなる。
レーススキヤンモード時の場合にもブロツク表示
はもちろんカーソル１本表示を可能にできる。例
えばラスタアドレス３のみにカーソルを表示した
いときには、カーソルスタートラスタレジスタ１
００とカーソルエンドラスタレジスタ１０１に
３、即ち２進表示で00011と設定すれば良い。こ
の場合にはNORゲート１２４の出力はローレベ
ルとなるので奇数フイールドのラスタアドレスが
３の時にスタートラスタ一致信号２０１とエンド
ラスタ一致信号２０３がハイレベルとなるので、
ラスタアドレスが３の時のみカーソルイネイブル
信号２０５がハイレベルとなる。
本発明によれば、インタレーススキヤンモード
時においてカーソルのすだれ現象を解消すること
ができる。
時においてカーソルのすだれ現象を解消すること
ができる。
第１図はインタレーススキヤンモード時のラス
タアドレスを示した図、第２図は本発明の一実施
例を示す図、第３図及び第４図は第２図のタイム
チヤート図、第５図は本発明の他の実施例を示す
図である。 １００…カーソルスタートラスタレジスタ、１
０１…カーソルエンドラスタレジスタ、１０２〜
１１１…排他的論理和ゲート、１１２，１１３…
インバータゲート、１１４〜１１７…ノアゲー
ト、１１８…フリツプフロツプ。
タアドレスを示した図、第２図は本発明の一実施
例を示す図、第３図及び第４図は第２図のタイム
チヤート図、第５図は本発明の他の実施例を示す
図である。 １００…カーソルスタートラスタレジスタ、１
０１…カーソルエンドラスタレジスタ、１０２〜
１１１…排他的論理和ゲート、１１２，１１３…
インバータゲート、１１４〜１１７…ノアゲー
ト、１１８…フリツプフロツプ。
Claims (1)
- １ カーソルの開始ラスタ値が設定記憶されるカ
ーソルスタートラスタレジスタと、カーソルの終
了ラスタ値が設定されるカーソルエンドラスタレ
ジスタと、インタレーススキヤンモード時、上記
ラスタレジスタの開始ラスタ値とラスタアドレ
ス、終了ラスタ値とラスタアドレスとのそれぞれ
の比較に際して、開始ラスタ値、終了ラスタ値、
ラスタアドレスのそれぞれの最下位ビツトを除い
た残りのビツトの比較を行い、一致が得られた時
にそれぞれスタートラスタ一致信号、エンドラス
タ一致信号を発生し、該一致信号に基づきカーソ
ルイネイブル可せしめる手段と、より成るカーソ
ル制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14099378A JPS5567842A (en) | 1978-11-17 | 1978-11-17 | Cursor control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14099378A JPS5567842A (en) | 1978-11-17 | 1978-11-17 | Cursor control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5567842A JPS5567842A (en) | 1980-05-22 |
| JPS6148716B2 true JPS6148716B2 (ja) | 1986-10-25 |
Family
ID=15281648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14099378A Granted JPS5567842A (en) | 1978-11-17 | 1978-11-17 | Cursor control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5567842A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095483A (ja) * | 1983-10-28 | 1985-05-28 | 横河電機株式会社 | Ｃｒｔのグリツド表示方法 |
-
1978
- 1978-11-17 JP JP14099378A patent/JPS5567842A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5567842A (en) | 1980-05-22 |
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