JPS6143476A - Ｍｏｓ形半導体装置およびその製造方法 - Google Patents
Ｍｏｓ形半導体装置およびその製造方法Info
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- JPS6143476A JPS6143476A JP16491284A JP16491284A JPS6143476A JP S6143476 A JPS6143476 A JP S6143476A JP 16491284 A JP16491284 A JP 16491284A JP 16491284 A JP16491284 A JP 16491284A JP S6143476 A JPS6143476 A JP S6143476A
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- 239000004065 semiconductor Substances 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 9
- 239000003870 refractory metal Substances 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 2
- 150000004767 nitrides Chemical class 0.000 claims 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 229920005591 polysilicon Polymers 0.000 abstract description 10
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 6
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 35
- 239000010410 layer Substances 0.000 description 17
- 238000001020 plasma etching Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229920000742 Cotton Polymers 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＭＯＳＯ８形半導体装置びその製造方法に係わ
５１． ％ＫＭＯＳソース・ドレインをショットキー接
合とする構造およびその形成方法に関するものである。
５１． ％ＫＭＯＳソース・ドレインをショットキー接
合とする構造およびその形成方法に関するものである。
近年、半導体装置、 ＬＳＩの富集積化に伴い、それを
構成する個々の半導体素子、例えばＭＯＳ ）ランジス
タのディメンションは、いわゆるスケーリング法則によ
ってサブミクロン領域に入っている。
構成する個々の半導体素子、例えばＭＯＳ ）ランジス
タのディメンションは、いわゆるスケーリング法則によ
ってサブミクロン領域に入っている。
このサブミクロン化によってＭＯＳ）ランジスタのゲー
ト領域を横切る電流担体の速度は、充分に速くなるが、
ソース、ドレイン領域の抵抗と容量。
ト領域を横切る電流担体の速度は、充分に速くなるが、
ソース、ドレイン領域の抵抗と容量。
ゲート領域の抵抗とその容量等は寸法等を同一オーダで
スケーリングすることが不可能であるため、結局ＬＳＩ
全体としての応答速度はそのＲＣ時定数により制限され
てしまう。この傾向はサブミクロン化が進行するにとも
なって顕著となる。
スケーリングすることが不可能であるため、結局ＬＳＩ
全体としての応答速度はそのＲＣ時定数により制限され
てしまう。この傾向はサブミクロン化が進行するにとも
なって顕著となる。
そこで、この寄生容量と抵抗とを小さくする努力が各方
面でなされている。例えば、その−例としてゲート配線
ヲポリシリコンからりフラクトリー金属に代えること、
ソース・ドレイン領域を高濃度で極めて浅いＰＮ接合と
すること、さらにはソース・ドレイン領域をリフラクト
リ−金属薄膜のショットキー接合によって形成する手段
が発明者等によって提案されている（未公開）。
面でなされている。例えば、その−例としてゲート配線
ヲポリシリコンからりフラクトリー金属に代えること、
ソース・ドレイン領域を高濃度で極めて浅いＰＮ接合と
すること、さらにはソース・ドレイン領域をリフラクト
リ−金属薄膜のショットキー接合によって形成する手段
が発明者等によって提案されている（未公開）。
一般に金属薄膜によるショットキー接合では、第１図に
示すようにＰ形Ｓ１基板１上に金属薄膜２を被着して両
者の接合面にショットキー接合面３ｔ−形成すると、金
属薄膜２の端領域（フリンジ領域）４において接合が不
完全な不整合部５が形成され、リーク電流等が大きくな
シ、接合耐圧の点で不完全となる欠点がある。
示すようにＰ形Ｓ１基板１上に金属薄膜２を被着して両
者の接合面にショットキー接合面３ｔ−形成すると、金
属薄膜２の端領域（フリンジ領域）４において接合が不
完全な不整合部５が形成され、リーク電流等が大きくな
シ、接合耐圧の点で不完全となる欠点がある。
このような欠点を改善したものとしては、第２図に示す
ようにフリンジ領域４のみにＰＮ接合面６を形成し、接
合耐圧を保持させるガードＰＮ接合方法が提案されてい
る。この場合、ショットキー接合面３とＰＮ接合面６と
のオーバーラツプは可能な限り小さい方がショットキー
接合面３を維持する点で好ましい。
ようにフリンジ領域４のみにＰＮ接合面６を形成し、接
合耐圧を保持させるガードＰＮ接合方法が提案されてい
る。この場合、ショットキー接合面３とＰＮ接合面６と
のオーバーラツプは可能な限り小さい方がショットキー
接合面３を維持する点で好ましい。
しかしながら、このように構成されるガードＰＮ接合を
、ＬＳＩサブミクロンＭＯＳトランジスタに導入するた
めには、ゲート配線形成後、再びフリンジ領域にＰ Ｎ
４：２合金形成するためのフォトレジストロ合わせ加
工が必要となる。この場合、１．０〜１．５μｍ程度の
合わせ全裕度が必要であり、この部分のみのオーバーシ
ップ領域の幅が大きくなる。
、ＬＳＩサブミクロンＭＯＳトランジスタに導入するた
めには、ゲート配線形成後、再びフリンジ領域にＰ Ｎ
４：２合金形成するためのフォトレジストロ合わせ加
工が必要となる。この場合、１．０〜１．５μｍ程度の
合わせ全裕度が必要であり、この部分のみのオーバーシ
ップ領域の幅が大きくなる。
このオーバーランプの幅はサブミクロンＭＯＳトランジ
スタに対しては少なくとも０．５μｍ以下でなければな
らない。
スタに対しては少なくとも０．５μｍ以下でなければな
らない。
したがって本発明は、前述した問題に鑑みてなされたも
のであり、その目的とするところは、ショットキー接合
フリンジ領域に対するガードＰＮ接合ｋ ４＋ｉ小のオ
ーバーラツプ領域で形成可能にしたＭＯＳ形半導体装置
およびその製造方法を提供することにある。
のであり、その目的とするところは、ショットキー接合
フリンジ領域に対するガードＰＮ接合ｋ ４＋ｉ小のオ
ーバーラツプ領域で形成可能にしたＭＯＳ形半導体装置
およびその製造方法を提供することにある。
このような目的全達成するために本発明は、側壁（サイ
ドウオール）自己整合法によりガードＰＮ接合金可能に
したものである。
ドウオール）自己整合法によりガードＰＮ接合金可能に
したものである。
すなわち、ゐ５３図（ａ）に要部断面図で示すようにＰ
形Ｓ１基板１０上にポリシリコンゲート領域１１を形成
し、このポリシリコンゲート領域１１の側壁（以下サイ
ドウオールと称する）にＳｉ３Ｎ４膜１２を形成してこ
の５１３Ｎ４膜１２をマスクとしてＰ形ｓｉ基板１０上
に５ｉＯｚ膜１３を選択的に形成する。
形Ｓ１基板１０上にポリシリコンゲート領域１１を形成
し、このポリシリコンゲート領域１１の側壁（以下サイ
ドウオールと称する）にＳｉ３Ｎ４膜１２を形成してこ
の５１３Ｎ４膜１２をマスクとしてＰ形ｓｉ基板１０上
に５ｉＯｚ膜１３を選択的に形成する。
次にこのサイドウオールに形成された５Ｌ３Ｎ４膜１２
を除去して得た第１の自己整合領域ＡＩにイオンインプ
ランテーション法によりイオンを打ち込み、Ｎ一層１４
を形成しＰＮ接合を形成する。次に同図（ｂ）に示すよ
うにサイドウオールに第１の自己整合領域Ａ１の幅より
も薄い膜厚の８１０２膜を形成し、反応性イオンエツチ
ング（ＲＩＥ）でエツチングすることによシ、第１の自
己整合領域ＡＩ よりも幅の小さい第゛２の自己整合値
＠Ａ２としてのサイドウオール５Ｉ０２膜１５を形成す
る。しかる後、この５１０ｚ膜１５をマスクとしてリフ
ラクトリ−金ａｔソース、ドレインおよびゲートのＳｔ
のみの上に選択的にデボジツションしてソース電極１６
゜ドレイン電極１７およびゲート電極１８を形成する。
を除去して得た第１の自己整合領域ＡＩにイオンインプ
ランテーション法によりイオンを打ち込み、Ｎ一層１４
を形成しＰＮ接合を形成する。次に同図（ｂ）に示すよ
うにサイドウオールに第１の自己整合領域Ａ１の幅より
も薄い膜厚の８１０２膜を形成し、反応性イオンエツチ
ング（ＲＩＥ）でエツチングすることによシ、第１の自
己整合領域ＡＩ よりも幅の小さい第゛２の自己整合値
＠Ａ２としてのサイドウオール５Ｉ０２膜１５を形成す
る。しかる後、この５１０ｚ膜１５をマスクとしてリフ
ラクトリ−金ａｔソース、ドレインおよびゲートのＳｔ
のみの上に選択的にデボジツションしてソース電極１６
゜ドレイン電極１７およびゲート電極１８を形成する。
このようにサイドウオール自己整合法を２度行なうこと
により、ゲート端でのショットキー接合とＰＮ接合との
オーバラップ領域の極めて小さいソース、ドレインおよ
びゲート領域の形成が可能となる。
により、ゲート端でのショットキー接合とＰＮ接合との
オーバラップ領域の極めて小さいソース、ドレインおよ
びゲート領域の形成が可能となる。
次に実施例を用いて本発明の詳細な説明する。
第４図ないし第９図は本発明によるＭＯＳ形半導体装置
の製造方法の一例を説明するだめの図である。これらの
図において、まず第４図（、）に要部断面図、同図（ｂ
） Ｋその平面図で示すようにＰ形Ｓ１基板２０を準備
し、通常の方法により所定部位に素子間分離絶縁用のロ
コス（ＬＯＧＯ８）酸化膜２１を形成する。次にＰ形Ｓ
１基板２０の露出面にゲート酸化膜２２を形成し、さら
にその上にポリシリコンを０．２〜０．３μｍの厚さに
デポジットした後、燐を高濃度でドープしたリンドーグ
ポリシリコン膜２３を形成する。あるいは後述するりフ
ラクトリー金属の選択的テ゛ポジツション全容易ならし
めるために高濃度燐ドープト単結晶シリコンをエピタキ
シャル成長法によシ形成しても良い。次に仁のリンドー
プポリシリコン膜２３上に５１３Ｎ４’１ＬＰＣＶＤ法
によりデポジットして厚さ０．１〜０．２μｍ程度の第
１のＳ １３ Ｎ４膜２４を形成する。しかる後、ゲー
トフォトエツチングによシ周辺部の不要の２層膜をスト
レートにエツチング除去し、所定パターンのゲート領域
２５を形成する。次に第５図（ａ） 、 （ｂ）に示す
ようにこのＰ形Ｓ１基板２０上にＳｉ３Ｎ４をＬＰＣＶ
Ｄ法によシブポジットして厚さ０．２〜０．４ ｐｍ程
度の第２の８１３Ｎ４［２６を形成する。
の製造方法の一例を説明するだめの図である。これらの
図において、まず第４図（、）に要部断面図、同図（ｂ
） Ｋその平面図で示すようにＰ形Ｓ１基板２０を準備
し、通常の方法により所定部位に素子間分離絶縁用のロ
コス（ＬＯＧＯ８）酸化膜２１を形成する。次にＰ形Ｓ
１基板２０の露出面にゲート酸化膜２２を形成し、さら
にその上にポリシリコンを０．２〜０．３μｍの厚さに
デポジットした後、燐を高濃度でドープしたリンドーグ
ポリシリコン膜２３を形成する。あるいは後述するりフ
ラクトリー金属の選択的テ゛ポジツション全容易ならし
めるために高濃度燐ドープト単結晶シリコンをエピタキ
シャル成長法によシ形成しても良い。次に仁のリンドー
プポリシリコン膜２３上に５１３Ｎ４’１ＬＰＣＶＤ法
によりデポジットして厚さ０．１〜０．２μｍ程度の第
１のＳ １３ Ｎ４膜２４を形成する。しかる後、ゲー
トフォトエツチングによシ周辺部の不要の２層膜をスト
レートにエツチング除去し、所定パターンのゲート領域
２５を形成する。次に第５図（ａ） 、 （ｂ）に示す
ようにこのＰ形Ｓ１基板２０上にＳｉ３Ｎ４をＬＰＣＶ
Ｄ法によシブポジットして厚さ０．２〜０．４ ｐｍ程
度の第２の８１３Ｎ４［２６を形成する。
この場合、この第２の５１３Ｎ４膜２６の厚さはガード
ＰＮ接合領域の幅を決めるもので、膜の特性に応じて任
意に決められる。次に異方性エツチング（側光ば反応性
イオンエツチングＲＩＥ）’を行なうことによシネ要部
を除去してロコス酸化膜２１およびゲート領域２５の枦
稼°ウオールにサイドウオール５ｓｓＮＪｊ２６ａを形
成する。この場合、このサイドウオール５１３Ｎ４膜２
６ａは同図に示すようにロコス酸化膜２１およびゲート
領域２５で囲まれている内側領域の外周をめぐる溝状に
形成される。
ＰＮ接合領域の幅を決めるもので、膜の特性に応じて任
意に決められる。次に異方性エツチング（側光ば反応性
イオンエツチングＲＩＥ）’を行なうことによシネ要部
を除去してロコス酸化膜２１およびゲート領域２５の枦
稼°ウオールにサイドウオール５ｓｓＮＪｊ２６ａを形
成する。この場合、このサイドウオール５１３Ｎ４膜２
６ａは同図に示すようにロコス酸化膜２１およびゲート
領域２５で囲まれている内側領域の外周をめぐる溝状に
形成される。
次にこのＰ形ｓｔ基板２０を８００〜１０００℃程度の
酸化性雰囲気で加熱して第６図（ａ） 、 （ｂ）に示
すようにサイドウオールＳ ｉ ｓ Ｎ４膜２６１Ｌの
形成されていない領域のみに厚さ約１０００Ｘ程度の熱
酸化膜２７を形成する。しかる後、第１の５ｉａＮ４膜
２４およびサイドウオール８１３Ｎ４膜２６ａの両者’
ｔ ＩＪン酸液にて除去して第７図に示すように熱酸化
膜２７で覆われていないサイドウオール領域のみにおい
てＰ形Ｓｌ基板２０の表面全露出させる。次にこの熱酸
化膜２７をマスクとしてＡｓ （［ｌｔ、素）等のＮ形
不純物をイオンインプランテーション法によシ打込み、
サイドウオール領域の存在した部位のみにＮ一層２８を
形成し、ＰＮ接合を形成する。次に第８図に示すように
熱酸化膜２γ金除去しＰ形Ｓｔ基板２００表面を千成化
した後、再び８１０２をＬＰＣＶＤ法に」二りデポジッ
トしてサイドウオール領域の幅Ｗよりも薄い、厚さｄが
０．１〜０．２μｍ程夏Ｏ８１０ｚｆＭ２９を全面に形
成する。あるいはＰ形Ｓ１基板２０の表面を８００〜１
０００℃程度の酸化性雰囲気で加熱することによって侑
ドープゲート領域２５のみに０．１〜０．２μｍ程度の
厚い熱酸化膜を形成しても良い。次にＲＩＥエツチング
によりサイドウオール領域よりも狭い領域のサイドウオ
ール５ｉＯｚ膜２９＆ ｔ−Ｎ一層２８の内側に形成す
る。
酸化性雰囲気で加熱して第６図（ａ） 、 （ｂ）に示
すようにサイドウオールＳ ｉ ｓ Ｎ４膜２６１Ｌの
形成されていない領域のみに厚さ約１０００Ｘ程度の熱
酸化膜２７を形成する。しかる後、第１の５ｉａＮ４膜
２４およびサイドウオール８１３Ｎ４膜２６ａの両者’
ｔ ＩＪン酸液にて除去して第７図に示すように熱酸化
膜２７で覆われていないサイドウオール領域のみにおい
てＰ形Ｓｌ基板２０の表面全露出させる。次にこの熱酸
化膜２７をマスクとしてＡｓ （［ｌｔ、素）等のＮ形
不純物をイオンインプランテーション法によシ打込み、
サイドウオール領域の存在した部位のみにＮ一層２８を
形成し、ＰＮ接合を形成する。次に第８図に示すように
熱酸化膜２γ金除去しＰ形Ｓｔ基板２００表面を千成化
した後、再び８１０２をＬＰＣＶＤ法に」二りデポジッ
トしてサイドウオール領域の幅Ｗよりも薄い、厚さｄが
０．１〜０．２μｍ程夏Ｏ８１０ｚｆＭ２９を全面に形
成する。あるいはＰ形Ｓ１基板２０の表面を８００〜１
０００℃程度の酸化性雰囲気で加熱することによって侑
ドープゲート領域２５のみに０．１〜０．２μｍ程度の
厚い熱酸化膜を形成しても良い。次にＲＩＥエツチング
によりサイドウオール領域よりも狭い領域のサイドウオ
ール５ｉＯｚ膜２９＆ ｔ−Ｎ一層２８の内側に形成す
る。
最後に第９図（ａＬ（ｂ）に示すようにＰ形Ｓｉ基板２
０および燐ドープポリシリコン膜２３の表面でサイドウ
オール８１０２ ｇ２９ａによって覆われていない領域
にのみタングステンなどのりフラクトリー金ｌＡｔ−選
択的にデボジツションしてソース電極３０゜ドレイン電
極３１およびゲート電極３２をそれぞれ形成する。これ
によって、ソース電極３０とＰ形Ｓ１基板２０との界面
およびドレイン電極３１とＰ形Ｓ１基板２０との界面に
はそれぞれショットキー接合が、またゲート電極３２と
燐ドープポリシリコン膜２３との界面には低抵抗接合が
それぞれ得られることになる。
０および燐ドープポリシリコン膜２３の表面でサイドウ
オール８１０２ ｇ２９ａによって覆われていない領域
にのみタングステンなどのりフラクトリー金ｌＡｔ−選
択的にデボジツションしてソース電極３０゜ドレイン電
極３１およびゲート電極３２をそれぞれ形成する。これ
によって、ソース電極３０とＰ形Ｓ１基板２０との界面
およびドレイン電極３１とＰ形Ｓ１基板２０との界面に
はそれぞれショットキー接合が、またゲート電極３２と
燐ドープポリシリコン膜２３との界面には低抵抗接合が
それぞれ得られることになる。
以上説明し友ように本発明によれば、第１樽電形を有す
る半導体基板上に凸状のゲート層および素子間分離絶縁
層によって囲まれるソース領域。
る半導体基板上に凸状のゲート層および素子間分離絶縁
層によって囲まれるソース領域。
ドレイン領域を設け、これらの領域の端部に幅の狭いτ
１・を状のｐＮ４合を形成し、このＰ Ｎ ４ｆｉ合の
第１専電形とは反対の第２４′１電形の半導体層表面と
接触するりフラクトリー金属電極を設けたことにより、
ショットキー接合とＰ−Ｎｌｉ合とのオーバーラツプの
幅を極めて小さく形成することができるので、寄生容量
および抵抗の小さい、つまりＲＣ時定数の小さい高速性
のＭＯＳ ）ランジスタが得られる。また、本発明の製
造方法によれば、凸状のゲート層および素子間分離絶縁
層を形成した第１１電形を有する半棉体基板上の全面に
第１のマスク層を形成した後、異方性エツチングを利用
して凸状のゲート層および素子間分離絶縁層側面部に第
１の側壁を設け、これをマスクとして自己整合的に第１
４寛形とは反対の第２導電形を有する半導体層金形成し
、さらに第２のマスク層を形成した後、異方性エツチン
グを利用して凸状のゲート層お・よび素千間分Ｐｉｌ′
ｉ、絶縁ハリｌ１ｌＩＩ面に前記第１の側壁よりも幅の
狭い第２の側壁を設けた後にゲート層および第２４電形
の半導体層金形する半心体基板上にリフラクトリ−金属
電極を形成することにより、ショットキー接合とＰＮ接
合とのオーバーラツプの幅が極小となるので、集積度を
大幅に向上させることができる。
１・を状のｐＮ４合を形成し、このＰ Ｎ ４ｆｉ合の
第１専電形とは反対の第２４′１電形の半導体層表面と
接触するりフラクトリー金属電極を設けたことにより、
ショットキー接合とＰ−Ｎｌｉ合とのオーバーラツプの
幅を極めて小さく形成することができるので、寄生容量
および抵抗の小さい、つまりＲＣ時定数の小さい高速性
のＭＯＳ ）ランジスタが得られる。また、本発明の製
造方法によれば、凸状のゲート層および素子間分離絶縁
層を形成した第１１電形を有する半棉体基板上の全面に
第１のマスク層を形成した後、異方性エツチングを利用
して凸状のゲート層および素子間分離絶縁層側面部に第
１の側壁を設け、これをマスクとして自己整合的に第１
４寛形とは反対の第２導電形を有する半導体層金形成し
、さらに第２のマスク層を形成した後、異方性エツチン
グを利用して凸状のゲート層お・よび素千間分Ｐｉｌ′
ｉ、絶縁ハリｌ１ｌＩＩ面に前記第１の側壁よりも幅の
狭い第２の側壁を設けた後にゲート層および第２４電形
の半導体層金形する半心体基板上にリフラクトリ−金属
電極を形成することにより、ショットキー接合とＰＮ接
合とのオーバーラツプの幅が極小となるので、集積度を
大幅に向上させることができる。
第１図および第２図は従来のＭＯＳトランジスタのショ
ットキー接合、ＰＮ接合榴造全説明するための図、第３
りは本発明によるＭＯＳ形半導体装置およびその製造方
法の概略を説明するための要部断面図、第４図ないし第
９図は本発明によるＭＯＳ形半導体装置およびその製造
方法の一例を説明するための図である。 ２０・・・・Ｐ形Ｓｔ基板、２１−・・・ロコス酸化膜
、２２・・・・ゲート酸化膜、２３・・・・リンドープ
ポリシリコン膜、２４・・・Φ第１のＳｉ３Ｎ４膜、２
５・・・番ゲート領域、２６・・・−第２の５１３Ｎ４
膜、２６ａ・・・１サイドウオール５１３Ｎ４膜、２Ｔ
・・・・熱酸化膜、２８・・−−Ｎ一層、２９φ争−−
８ｉＯ２膜、２９Ｂ ｍ １１６ ｍサイドウオール８
１０２ ｋ、３０・・−・ソース電極、３１・・・・ド
レイン電極、３２・・・・ゲート電極。
ットキー接合、ＰＮ接合榴造全説明するための図、第３
りは本発明によるＭＯＳ形半導体装置およびその製造方
法の概略を説明するための要部断面図、第４図ないし第
９図は本発明によるＭＯＳ形半導体装置およびその製造
方法の一例を説明するための図である。 ２０・・・・Ｐ形Ｓｔ基板、２１−・・・ロコス酸化膜
、２２・・・・ゲート酸化膜、２３・・・・リンドープ
ポリシリコン膜、２４・・・Φ第１のＳｉ３Ｎ４膜、２
５・・・番ゲート領域、２６・・・−第２の５１３Ｎ４
膜、２６ａ・・・１サイドウオール５１３Ｎ４膜、２Ｔ
・・・・熱酸化膜、２８・・−−Ｎ一層、２９φ争−−
８ｉＯ２膜、２９Ｂ ｍ １１６ ｍサイドウオール８
１０２ ｋ、３０・・−・ソース電極、３１・・・・ド
レイン電極、３２・・・・ゲート電極。
Claims (1)
- 【特許請求の範囲】 １、凸状のゲート層および素子間分離絶縁層によつて囲
まれる領域内にソース領域およびドレイン領域が形成さ
れた第１導電形を有する半導体基板と、前記半導体基板
上の前記ゲート層および素子間分離絶縁層側端部に形成
された第１導電形とは反対の第２導電形を有する半導体
層と、前記ゲート層および素子間分離絶縁層の側面に形
成された前記第２導電形を有する半導体層よりも幅の狭
い側壁と、前記ゲート層および第２導電形を有する半導
体層が形成された半導体基板上に形成されたリフラクト
リー金属電極とを設けたことを特徴とするＭＯＳ形半導
体装置。 ２、第１導電形を有する半導体基板上に素子間分離絶縁
層および表面に窒化膜を有するＭＯＳトランジスタのゲ
ート層を形成する工程と、前記半導体基板の全面に第１
のマスク層を被覆し異方性エッチングを施すことにより
ゲート層および素子間分離絶縁層の側面に第１のマスク
層の第１の側壁を形成する工程と、前記半導体基板の露
出面に酸化膜を形成した後前記窒化膜および第１の側壁
を除去する工程と、前記酸化膜と素子間分離絶縁層とゲ
ート層とをマスクとして不純物を導入し前記半導体基板
上に第１導電形と反対の第２導電形を有する半導体層を
形成する工程と、前記半導体基板の全面に第２のマスク
層を被覆した後前記第２のマスク層に異方性エッチング
を施すことにより素子間分離絶縁層およびゲート層の側
面に前記第２導電形を有する半導体層よりも幅の狭い第
２のマスク層の第２の側壁を形成する工程と、前記第２
導電形半導体層が形成された半導体基板およびゲート層
上にリフラクトリー金属膜を形成する工程とを含むこと
を特徴としたＭＯＳ形半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16491284A JPS6143476A (ja) | 1984-08-08 | 1984-08-08 | Ｍｏｓ形半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16491284A JPS6143476A (ja) | 1984-08-08 | 1984-08-08 | Ｍｏｓ形半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143476A true JPS6143476A (ja) | 1986-03-03 |
Family
ID=15802218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16491284A Pending JPS6143476A (ja) | 1984-08-08 | 1984-08-08 | Ｍｏｓ形半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH064098U (ja) * | 1991-09-02 | 1994-01-18 | ハマナカ株式会社 | 凹凸ふくらみを有する生地素材 |
-
1984
- 1984-08-08 JP JP16491284A patent/JPS6143476A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH064098U (ja) * | 1991-09-02 | 1994-01-18 | ハマナカ株式会社 | 凹凸ふくらみを有する生地素材 |
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