JPS6139767B2 - - Google Patents
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- JPS6139767B2 JPS6139767B2 JP14317978A JP14317978A JPS6139767B2 JP S6139767 B2 JPS6139767 B2 JP S6139767B2 JP 14317978 A JP14317978 A JP 14317978A JP 14317978 A JP14317978 A JP 14317978A JP S6139767 B2 JPS6139767 B2 JP S6139767B2
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- JP
- Japan
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- digital
- digital filter
- signal
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- 125000004122 cyclic group Chemical group 0.000 claims description 12
- 230000010355 oscillation Effects 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 230000002265 prevention Effects 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000005070 sampling Methods 0.000 description 2
- 125000002015 acyclic group Chemical group 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0461—Quantisation; Rounding; Truncation; Overflow oscillations or limit cycles eliminating measures
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Analogue/Digital Conversion (AREA)
- Complex Calculations (AREA)
Description
本発明はデイジタルフイルタの発振防止回路に
係り、ビツトシフトを行なうときに最上位ビツト
のデイジタル値を保持することにより、入力信号
と係数との乗算及びその出力の加減算により得ら
れた出力が、オーバーフローした場合の正帰還に
よつて生ずるデイジタルフイルタの発振を防止し
うる回路を提供することを目的とする。 従来より、アナログ信号がAD変換回路により
アナログ―デイジタル変換されてパルス変調（例
えばパルス符号変調、定差変調）による２進符号
のデイジタル信号とされ、このデイジタル信号
を、デイジタルの加算器、乗算器、遅延素子を構
成要素とするデイジタルフイルタで有限語長のデ
イジタル演算処理することが知られている。この
デイジタル信号の出力デイジタル信号は後段の
DA変換回路によりデイジタル―アナログ変換さ
れてアナログ信号に戻されるが、このアナログ信
号はデイジタルフイルタにより所定の周波数特性
が付与されている。 かかるデイジタルフイルタには、過去の出力信
号を用いないで出力信号が定まる非巡回形と、過
去の出力信号を用いて現在の出力信号を定める巡
回形とがあるが、巡回形デイジタルフイルタは帰
遠路を有するため正帰還により発振することが起
り得る。 いま、一例として最も簡単な次式の差分方程式
で表わされる巡回形デイジタルフイルタについて
考える。 ｙo＝a0xo−b1yo-1 (1) ただし、(1)式中ｙoは時刻nTにおけるデイジタル
フイルタの出力、ｙo-1は時刻（ｎ−１）Ｔにお
けるデイジタルフイルタの出力、Ｔは入力デイジ
タル信号のサンプリング周期、またa0，b1はそれ
ぞれ係数で有限なビツト数で表示され、例えば２
の補数表示による場合は±１以内の値をとる。こ
のため、適当なスケーリングが必要となる。 いま、(1)式の両辺を４で割算すると １／４ｙo＝１／４a0xo−１／４b1yo-1 (2) となり、１／４a0＝A0，１／４b1＝B1とおくと １／４ｙo＝A0xo−B1yo-1 (3) となる。従つて時刻（ｎ＋１）Ｔのデイジタルフ
イルタの出力ｙo+1は次式で表わされる。 １／４ｙo+1＝A0Xo+1−B14・（１／４ｙo）(4) (4)式におけるｙoは(3)式の値を４倍したもので
ある。従つて、(3)式により得られた出力は、実際
は４倍してデイジタルフイルタの入力側に帰遠さ
れる。この出力を４倍にするには、デイジタルフ
イルタでは左方向へ２ビツト分ビツトシフトをす
る（２ビツト左シフトする）ことにより達成され
る。換言すれば、巡回形デイジタルフイルタでは
出力の２ビツト左シフトが行なわれる。(3)式の１／４ ｙoをビツト表示すると２の補数表示では例えば
次の如くになる。
係り、ビツトシフトを行なうときに最上位ビツト
のデイジタル値を保持することにより、入力信号
と係数との乗算及びその出力の加減算により得ら
れた出力が、オーバーフローした場合の正帰還に
よつて生ずるデイジタルフイルタの発振を防止し
うる回路を提供することを目的とする。 従来より、アナログ信号がAD変換回路により
アナログ―デイジタル変換されてパルス変調（例
えばパルス符号変調、定差変調）による２進符号
のデイジタル信号とされ、このデイジタル信号
を、デイジタルの加算器、乗算器、遅延素子を構
成要素とするデイジタルフイルタで有限語長のデ
イジタル演算処理することが知られている。この
デイジタル信号の出力デイジタル信号は後段の
DA変換回路によりデイジタル―アナログ変換さ
れてアナログ信号に戻されるが、このアナログ信
号はデイジタルフイルタにより所定の周波数特性
が付与されている。 かかるデイジタルフイルタには、過去の出力信
号を用いないで出力信号が定まる非巡回形と、過
去の出力信号を用いて現在の出力信号を定める巡
回形とがあるが、巡回形デイジタルフイルタは帰
遠路を有するため正帰還により発振することが起
り得る。 いま、一例として最も簡単な次式の差分方程式
で表わされる巡回形デイジタルフイルタについて
考える。 ｙo＝a0xo−b1yo-1 (1) ただし、(1)式中ｙoは時刻nTにおけるデイジタル
フイルタの出力、ｙo-1は時刻（ｎ−１）Ｔにお
けるデイジタルフイルタの出力、Ｔは入力デイジ
タル信号のサンプリング周期、またa0，b1はそれ
ぞれ係数で有限なビツト数で表示され、例えば２
の補数表示による場合は±１以内の値をとる。こ
のため、適当なスケーリングが必要となる。 いま、(1)式の両辺を４で割算すると １／４ｙo＝１／４a0xo−１／４b1yo-1 (2) となり、１／４a0＝A0，１／４b1＝B1とおくと １／４ｙo＝A0xo−B1yo-1 (3) となる。従つて時刻（ｎ＋１）Ｔのデイジタルフ
イルタの出力ｙo+1は次式で表わされる。 １／４ｙo+1＝A0Xo+1−B14・（１／４ｙo）(4) (4)式におけるｙoは(3)式の値を４倍したもので
ある。従つて、(3)式により得られた出力は、実際
は４倍してデイジタルフイルタの入力側に帰遠さ
れる。この出力を４倍にするには、デイジタルフ
イルタでは左方向へ２ビツト分ビツトシフトをす
る（２ビツト左シフトする）ことにより達成され
る。換言すれば、巡回形デイジタルフイルタでは
出力の２ビツト左シフトが行なわれる。(3)式の１／４ ｙoをビツト表示すると２の補数表示では例えば
次の如くになる。
【表】
これを４倍するために、２ビツト左シフトをす
ると次の如くになる。
ると次の如くになる。
【表】
上記の表より明らかなように、１／４ｙoが
「00010」や「11110」のときには２ビツト左シフ
トによりｙoが正確に得られるが、「00100」のと
きには２ビツト左シフトによりｙoが「10000」と
なりオーバーフローとなる。 一般に巡回形デイジタルフイルタの設計にあた
つては、上記のようなオーバーフローが生じない
ようにされているが、何らかの原因によりオーバ
ーフローは起り得る。そしてこのオーバーフロー
が生ずると、上記したようにアナログ値で＋１と
なるべきところが−１となつてしまい、従来は巡
回形デイジタルフイルタの帰還路が正帰還となつ
てデイジタルフイルタが発振してしまい、第１図
に示す如くフルスケール±FSで振動する出力を
生ずるという大なる欠点があつた。 そこで従来は、デイジタルフイルタの後段の
DA変換回路出力が、ある一定値に振幅制限保持
されたアナログ信号として取り出されるようにデ
イジタルフイルタを構成したり、出力が零になる
ように構成していたが、これらは回路構成が複雑
で高価であるという欠点があつた。 本発明は上記の欠点を除去したものであり、以
下第２図乃至第５図と共にその一実施例について
説明する。 第２図は本発明になるデイジタルフイルタの発
振防止回路の一実施例を示すブロツク系統図で、
同図中１より入来したデイジタル信号はレジスタ
２に供給され、ここで保持される。このデイジタ
ル信号はサンプリング周期Ｔで標本化されデイジ
タル処理された２進符号信号であり、レジスタ２
より乗算器３に供給され、ここで記憶装置の一例
としてのリード・オンリ・メモリ（ROM）４よ
り読み出された係数a0（ただしこれは実際にはデ
イジタル量として有限ビツトで読み出される）と
乗算される。乗算器３の出力信号は加算器５に供
給され、ここでレジスタ６よりのデイジタル信号
とデイジタル的に加算された後レジスタ６に保持
される一方、シフトレジスタ７及びレジスタ８に
夫々印加される。 上記加算器５の出力デイジタル信号のうち最上
位ビツト（MSB；コーデイングが２の補数表示
の場合は極性ビツトがこれに相当する）の信号の
みはレジスタ８に供給され、ここで保持記憶さ
れ、最上位ビツト以外の他のビツトの信号はシフ
トレジスタ７に印加され、ここで２ビツト左シフ
トが行なわれる。シフトレジスタ７のビツトシフ
ト出力とレジスタ８よりの保持された最上位ビツ
ト出力とはレジスタ９に供給されてここで正規の
２の補数表示のデイジタル信号にされ、かつ保持
される。これらの動作を１／４ｙoを表わした前記表に 対応して具体的に例示すれば次の表に示す如くに
なる。
トによりｙoが正確に得られるが、「00100」のと
きには２ビツト左シフトによりｙoが「10000」と
なりオーバーフローとなる。 一般に巡回形デイジタルフイルタの設計にあた
つては、上記のようなオーバーフローが生じない
ようにされているが、何らかの原因によりオーバ
ーフローは起り得る。そしてこのオーバーフロー
が生ずると、上記したようにアナログ値で＋１と
なるべきところが−１となつてしまい、従来は巡
回形デイジタルフイルタの帰還路が正帰還となつ
てデイジタルフイルタが発振してしまい、第１図
に示す如くフルスケール±FSで振動する出力を
生ずるという大なる欠点があつた。 そこで従来は、デイジタルフイルタの後段の
DA変換回路出力が、ある一定値に振幅制限保持
されたアナログ信号として取り出されるようにデ
イジタルフイルタを構成したり、出力が零になる
ように構成していたが、これらは回路構成が複雑
で高価であるという欠点があつた。 本発明は上記の欠点を除去したものであり、以
下第２図乃至第５図と共にその一実施例について
説明する。 第２図は本発明になるデイジタルフイルタの発
振防止回路の一実施例を示すブロツク系統図で、
同図中１より入来したデイジタル信号はレジスタ
２に供給され、ここで保持される。このデイジタ
ル信号はサンプリング周期Ｔで標本化されデイジ
タル処理された２進符号信号であり、レジスタ２
より乗算器３に供給され、ここで記憶装置の一例
としてのリード・オンリ・メモリ（ROM）４よ
り読み出された係数a0（ただしこれは実際にはデ
イジタル量として有限ビツトで読み出される）と
乗算される。乗算器３の出力信号は加算器５に供
給され、ここでレジスタ６よりのデイジタル信号
とデイジタル的に加算された後レジスタ６に保持
される一方、シフトレジスタ７及びレジスタ８に
夫々印加される。 上記加算器５の出力デイジタル信号のうち最上
位ビツト（MSB；コーデイングが２の補数表示
の場合は極性ビツトがこれに相当する）の信号の
みはレジスタ８に供給され、ここで保持記憶さ
れ、最上位ビツト以外の他のビツトの信号はシフ
トレジスタ７に印加され、ここで２ビツト左シフ
トが行なわれる。シフトレジスタ７のビツトシフ
ト出力とレジスタ８よりの保持された最上位ビツ
ト出力とはレジスタ９に供給されてここで正規の
２の補数表示のデイジタル信号にされ、かつ保持
される。これらの動作を１／４ｙoを表わした前記表に 対応して具体的に例示すれば次の表に示す如くに
なる。
【表】
上記表からもわかるように、「00100」を４倍に
するために２ビツト左シフトをした場合であつて
も、「00000」となり、巡回形デイジタルフイルタ
の帰還路は正帰還ループとなることはないので、
従来のようにオーバーフローにより発振すること
がない。なお、上記表中、〇印はレジスタ８によ
り保持された極性ビツトを示す。また（ ）は２
ビツト左シフト前の１／４ｙoを示す。 上記レジスタ９の出力デイジタル信号は、遅延
器１０により前記サンプリング周期に等しい時間
遅延された後乗算器３に供給され、ここでROM
４よりの係数b1と乗算される。ここで、レジスタ
２と遅延器１０は交互にいずれか一方より出力信
号が取り出されるようにタイミングパルスにより
ゲート制御されており、ROM４も外部のタイミ
ングパルスにより係数a0，b1を、レジスタ２と遅
延器４のいずれから出力信号が取り出されるかに
よつて交互に読み出される。以下、前述したと同
様の動作により(1)式で表わされるようなデイジタ
ル信号ｙoが出力端子１１よりDA変換回路（図示
せず）に供給される。 本発明回路の入力信号（アナログ値）対出力信
号（アナログ値）特性は第３図に示す如く、入力
……−２，−１，０，１，２，……のとき出力が
０となり、それ以外では入力と出力が等しい特性
を示す。これにより、前記AD変換回路の入力ア
ナログ信号が第４図に示す如く正弦波で、かつ、
破線の部分でオーバーフローを生ずる場合には、
第２図の出力端子１１より取り出され、DA変換
回路（図示せず）によりデイジタル―アナログ変
換されて出力されたアナログ信号は第４図に実線
で示す如くになる。ここで、第３図に示す特性に
よれば、入力アナログ信号の値が±１のときは出
力アナログ信号が零となるが、本発明回路の過渡
応答特性により、出力アナログ信号は第４図に時
刻t1〜t2，t3〜t4の間に実線で示す如く小なる振幅
で振動するものとなる。他方、上記入力アナログ
信号が第５図に示す如く一定値1.75で飽和する波
形の場合には、実線で示す如き一定値に収斂する
波形のアナログ信号がデイジタルフイルタ後段の
DA変換回路より取り出される。 なお、第３図、第４図及び第５図中、入力又は
出力の値の±１は、オーバーフローする入力アナ
ログ信号の臨界値（例えば±0.5ボルト）、フルス
ケールのときの出力アナログ信号値を示す。 このように本実施例によれば、巡回形デイジタ
ルフイルタにおいてオーバーフローによる発振が
完全に防止でき、また簡単かつ安価に発振対策が
できる。 なお、上記の実施例では説明の便宜上、最も簡
単な巡回形デイジタルフイルタに適用した場合に
ついて説明したが、本発明回路はこれに限定され
るものではなく、巡回形デイジタルフイルタなら
ば数次の差分方程式で表わされるものであつても
本発明回路を適用できることは勿論である。ま
た、ROM４の代りにランダム・アクセス・メモ
リ（RAM）その他の記憶装置を使用しうること
は勿論である。 上述の如く、本発明になるデイジタルフイルタ
の発振防止回路は、係数の乗算がされた出力デイ
ジタル信号の最上位ビツトを記憶保持する第１の
レジスタと、上記出力デイジタル信号の最上位ビ
ツトを除く他のビツトを左シフトするシフトレジ
スタと、上記第１のレジスタの出力信号とシフト
レジスタの出力信号とが供給されてこれらを保持
し上記第１のレジスタの出力信号を最上位ビツト
とするデイジタル信号をこのデイジタルフイルタ
の入力側に帰還する一方、デイジタルフイルタの
出側に設けられたDA変換回路へ出力する第２の
レジスタを具備したため、何れかの原因でオーバ
ーフローが発生しても正帰還ループが構成されな
いので、巡回形デイジタルフイルタの安定領域は
はずれることはなく、従つて巡回形デイジタルフ
イルタにおいてオーバーフローが発生しても発振
動作を完全に防止でき、しかもこの発振防止を簡
単かつ安価な構成回路により行なうことができる
等の特長を有するものである。
するために２ビツト左シフトをした場合であつて
も、「00000」となり、巡回形デイジタルフイルタ
の帰還路は正帰還ループとなることはないので、
従来のようにオーバーフローにより発振すること
がない。なお、上記表中、〇印はレジスタ８によ
り保持された極性ビツトを示す。また（ ）は２
ビツト左シフト前の１／４ｙoを示す。 上記レジスタ９の出力デイジタル信号は、遅延
器１０により前記サンプリング周期に等しい時間
遅延された後乗算器３に供給され、ここでROM
４よりの係数b1と乗算される。ここで、レジスタ
２と遅延器１０は交互にいずれか一方より出力信
号が取り出されるようにタイミングパルスにより
ゲート制御されており、ROM４も外部のタイミ
ングパルスにより係数a0，b1を、レジスタ２と遅
延器４のいずれから出力信号が取り出されるかに
よつて交互に読み出される。以下、前述したと同
様の動作により(1)式で表わされるようなデイジタ
ル信号ｙoが出力端子１１よりDA変換回路（図示
せず）に供給される。 本発明回路の入力信号（アナログ値）対出力信
号（アナログ値）特性は第３図に示す如く、入力
……−２，−１，０，１，２，……のとき出力が
０となり、それ以外では入力と出力が等しい特性
を示す。これにより、前記AD変換回路の入力ア
ナログ信号が第４図に示す如く正弦波で、かつ、
破線の部分でオーバーフローを生ずる場合には、
第２図の出力端子１１より取り出され、DA変換
回路（図示せず）によりデイジタル―アナログ変
換されて出力されたアナログ信号は第４図に実線
で示す如くになる。ここで、第３図に示す特性に
よれば、入力アナログ信号の値が±１のときは出
力アナログ信号が零となるが、本発明回路の過渡
応答特性により、出力アナログ信号は第４図に時
刻t1〜t2，t3〜t4の間に実線で示す如く小なる振幅
で振動するものとなる。他方、上記入力アナログ
信号が第５図に示す如く一定値1.75で飽和する波
形の場合には、実線で示す如き一定値に収斂する
波形のアナログ信号がデイジタルフイルタ後段の
DA変換回路より取り出される。 なお、第３図、第４図及び第５図中、入力又は
出力の値の±１は、オーバーフローする入力アナ
ログ信号の臨界値（例えば±0.5ボルト）、フルス
ケールのときの出力アナログ信号値を示す。 このように本実施例によれば、巡回形デイジタ
ルフイルタにおいてオーバーフローによる発振が
完全に防止でき、また簡単かつ安価に発振対策が
できる。 なお、上記の実施例では説明の便宜上、最も簡
単な巡回形デイジタルフイルタに適用した場合に
ついて説明したが、本発明回路はこれに限定され
るものではなく、巡回形デイジタルフイルタなら
ば数次の差分方程式で表わされるものであつても
本発明回路を適用できることは勿論である。ま
た、ROM４の代りにランダム・アクセス・メモ
リ（RAM）その他の記憶装置を使用しうること
は勿論である。 上述の如く、本発明になるデイジタルフイルタ
の発振防止回路は、係数の乗算がされた出力デイ
ジタル信号の最上位ビツトを記憶保持する第１の
レジスタと、上記出力デイジタル信号の最上位ビ
ツトを除く他のビツトを左シフトするシフトレジ
スタと、上記第１のレジスタの出力信号とシフト
レジスタの出力信号とが供給されてこれらを保持
し上記第１のレジスタの出力信号を最上位ビツト
とするデイジタル信号をこのデイジタルフイルタ
の入力側に帰還する一方、デイジタルフイルタの
出側に設けられたDA変換回路へ出力する第２の
レジスタを具備したため、何れかの原因でオーバ
ーフローが発生しても正帰還ループが構成されな
いので、巡回形デイジタルフイルタの安定領域は
はずれることはなく、従つて巡回形デイジタルフ
イルタにおいてオーバーフローが発生しても発振
動作を完全に防止でき、しかもこの発振防止を簡
単かつ安価な構成回路により行なうことができる
等の特長を有するものである。
第１図は従来の巡回形デイジタルフイルタにお
いてオーバーフローが生じたときの出力アナログ
信号波形図、第２図は本発明回路の一実施例を示
すブロツク系統図、第３図は本発明回路の入力対
出力特性図、第４図及び第５図は夫々本発明回路
のオーバーフローが生じた場合における出力アナ
ログ信号の波形を示す図である。 １…デイジタル信号入力端子、２，６，８，９
…レジスタ、７…シフトレジスタ、１１…デイジ
タル信号出力端子。
いてオーバーフローが生じたときの出力アナログ
信号波形図、第２図は本発明回路の一実施例を示
すブロツク系統図、第３図は本発明回路の入力対
出力特性図、第４図及び第５図は夫々本発明回路
のオーバーフローが生じた場合における出力アナ
ログ信号の波形を示す図である。 １…デイジタル信号入力端子、２，６，８，９
…レジスタ、７…シフトレジスタ、１１…デイジ
タル信号出力端子。
Claims (1)
- 【特許請求の範囲】 １ 巡回形デイジタルフイルタにおいて、係数と
の乗算後加算器を経て得られた出力デイジタル信
号の最上位ビツトを記憶保持する第１のレジスタ
と、上記出力デイジタル信号の最上位ビツトを除
く他のビツトを左シフトするシフトレジスタと、
該第１のレジスタの出力信号と該シフトレジスタ
の出力信号とが供給されてこれらを保持し該第１
のレジスタの出力信号を最上位ビツトとするデイ
ジタル信号をこのデイジタルフイルタの入力側に
帰還する一方、該デイジタルフイルタの出力側に
設けられたDA変換回路へ出力する第２のレジス
タとを具備してなるデイジタルフイルタの発振防
止回路。 ２ 前記第１のレジスタに供給されるデイジタル
信号は補数表示によりコーデイングされているデ
イジタル信号であることを特徴とする特許請求の
範囲第１項記載のデイジタルフイルタの発振防止
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14317978A JPS5568726A (en) | 1978-11-20 | 1978-11-20 | Oscillation preventing circuit for digital filter |
| US06/095,554 US4321685A (en) | 1978-11-20 | 1979-11-19 | Circuit for reducing the limit cycle in a digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14317978A JPS5568726A (en) | 1978-11-20 | 1978-11-20 | Oscillation preventing circuit for digital filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5568726A JPS5568726A (en) | 1980-05-23 |
| JPS6139767B2 true JPS6139767B2 (ja) | 1986-09-05 |
Family
ID=15332726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14317978A Granted JPS5568726A (en) | 1978-11-20 | 1978-11-20 | Oscillation preventing circuit for digital filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5568726A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63209209A (ja) * | 1987-02-25 | 1988-08-30 | Yamaha Corp | デイジタル信号処理回路 |
| US5984790A (en) * | 1997-08-13 | 1999-11-16 | Nsk Ltd. | Universal joint |
-
1978
- 1978-11-20 JP JP14317978A patent/JPS5568726A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5568726A (en) | 1980-05-23 |
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