JPS6135708B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、MOS型半導体集積回路の製造方法
に係り、基本デバイスの寸法を小さくし、それに
よつて高密度、高集積化が可能な新規な製造方法
を提供することを目的とするものである。

まず第１図を参照してｎ―チヤンネルシリコン
ゲートを用いた従来の集積回路の製造方法を説明
する。第１図ａにおいて１は半導体基板でＰ型シ
リコンである。２はフイールド酸化膜（厚さ約１
μ）、３はゲート酸化膜（厚さ約1000A°）、４は
多結晶シリコンとシリコンのコンタクトとなるべ
き窓で、フイールド酸化膜２を形成後通常のフオ
トエツチング工程により３と４を窓明けし、更に
酸化を行なつてゲート酸化膜３を形成する。その
後フオトエツチング工程により窓４を形成する。
次に多結晶シリコン５を通常のCVD法で約5000A
°の厚さで全面に形成し、フオトエツチング工程
によりゲート部分５―１、フイールド部分５―
２、コンタクト部分５―３を形成する（第１図
ｂ）。次に多結晶シリコンをエツチングのマスク
としてゲート酸化膜３をエツチングし、ソース・
ドレインとなる窓６を形成する。次にｎ型不純物
を多結晶シリコン５及び窓６に拡散させる。ここ
でソース・ドレイン領域７が形成される。このと
き多結晶シリコンとシリコンのコンタクト部５―
３の所は多結晶シリコンを通して不純物を基板に
拡散する。次に第１図ｃで露出している多結晶シ
リコン及びシリコン基板を酸化し、次いでCVD
法により全面に酸化膜８を形成する（なお酸化工
程は省いてもよい）。次にコンタクトの窓９を形
成し（第１図ｄ）、次いでアルミニウムのような
配線金属を蒸着し、フオトエツチング工程により
電極１０を形成する（第１図ｅ）。第１図ｆに第
１図ａ〜ｅに示す断面図で構成されたものの平面
図を示す。ａ〜ｅはｆ図のＡ―A′断面図に相当
する。

上述の従来の製造方法では、１ゲート５―１と
多結晶シリコン・シリコンのコンタクト５―３を
同時に形成するので、このゲート５−１とコンタ
クト５―３との間にエツチングするための間隔を
必要とする（第１図ｂ参照）。２多結晶シリコン
又はソース・ドレイン領域へのコンタクト形成
は、マスク合わせマージンを設けるためにそれぞ
れコンタクト窓より大きな領域を設けなければな
らない（第１図ｆ、９―１，９―２，９―３，９
―４参照）。以上のような理由からトランジスタ
等へのコンタクト形成に余分な面積を必要として
いるため、より高密度化、高集積化を計るのが困
難である。

本発明はかかる点を改善するもので、次に第２
図を参照して本発明の実施例を説明する。第２図
ｎは本発明によつて作られた集積回路の平面図、
第２図ａ〜ｍは第２図ｎのＡ―A′断面による各
工程の説明図である。この実施例ではｎ―チヤン
ネルシリコンゲートMOS集積回路に適用した場
合について述べる。

第２図ａにおいて１１は半導体基体で、例えば
Ｐ型シリコンである。１２はｎ型拡散層で将来ソ
ース・ドレイン領域及び配線との接続部が形成さ
れる。次に第２図ｂで、全面に耐酸化性膜である
シリコンナイトライドをCVD法により形成し、
フオトエツチング工程によりパターン１３を形成
する。次いでシリコンナイトライドのパターン１
３を用いて基板をエツチングし１４（第２図
ｃ）、次いで選択酸化する。酸化された絶縁膜１
５は、ほぼ基板のエツチングの深さの２倍の厚さ
とし、選択酸化されない部分とほぼ平坦な表面を
得る（第２図ｄ）。このようにして半導体基板１
１の主面上に表面が耐酸化性膜１３で覆われた複
数個の島領域とこれを囲む厚い絶縁膜１５を形成
する。次に表面にフオトレジストのパターン１６
を形成し、先づ選択的に絶縁膜１５の一部をエツ
チングしてフイールド領域上に開孔１７を形成し
（第２図ｅ）、次いで同じパターン１６によりゲー
ト領域となる部分のシリコンナイトライド１３及
び基板１１をエツチングして開孔１８を形成する
（第２図ｆ）。開孔１８は開孔１７とほぼ同じ深さ
にエツチングされ、同時にソース及びドレイン領
域となる部分が互いに分けられる。又開孔１７は
拡散層１２より深くエツチングするようにする。
次にフオトレジスト１６を除去し、将来コンタク
トを形成する場所１３―１以外のシリコンナイト
ライドをフオトエツチング工程により除去する
（第２図ｇ）。次に露出している基板表面を酸化
し、薄い絶縁膜１９を形成し、フオトエツチング
工程により多結晶シリコンとシリコンのコンタク
トとなるべき場所２０―２の絶縁膜を除去する
（第２図ｈ）。

次に全面に多結晶シリコン２１をCVD法によ
り形成し、多結晶シリコン２１にｎ型不純物例え
ば燐を拡散し、その上にシリコンナイトライドの
パターン２２を形成する（第２図ｉ）。このとき
第２図ｇで形成した開孔１７，１８がほぼそのま
ま基体表面に形成されている。次に全面にフオト
レジスト膜２３をスピナ法で塗布する。このとき
基板表面での凹部はフオトレジスト膜が厚くな
り、その他の部分は薄くなる。このフオトレジス
ト膜２３の厚さの差を利用して全面にわたつてフ
オトレジスト膜を例えば酸素プラズマ中でエツチ
ングし、開孔のみにフオトレジスト膜２４が残る
ようにする（第２図ｊ）。次にフオトレジスト膜
２４のパターンを用いてシリコンナイトライド２
２を先づエツチングし、次いで多結晶シリコンを
エツチングしてそれぞれシリコンナイトライド２
２―１及び多結晶シリコン２１―１，２１―２を
形成する（第２図ｋ）。次にフオトレジスト膜２
４を除去し、酸化を行なうことによりシリコンナ
イトライド膜１３―１，２２―１のない部分に絶
縁膜２５を形成する（第２図ｌ）。このとき多結
晶シリコンからシリコン基板へ多結晶シリコンか
らの不純物を拡散させ拡散層２６を形成し、基板
表面にあらかじめ設けていた拡散層１２―２と接
続するようにする。次にシリコンナイトライドを
除去し露出したシリコン基板又は多結晶シリコン
に接続するように電極金属例えばアルミニウムを
蒸着し、フオトエツチング工程により電極２７を
形成する（第２図ｍ）。

以上の実施例では、あらかじめｎ型拡散層１２
を基板表面に設けた例で説明したけれども、ソー
ス・ドレインとなるべき領域への不純物の導入
は、例えば第２図ｌの工程の後で所望の部分にイ
オン注入法によつて導入することも可能である。
又、多結晶シリコンに不純物を拡散する方法では
なく、不純物をドープした多結晶シリコンを用い
ても同様の結果を得ることができる。更にゲート
電極子がゲート接続電極となる多結晶シリコンと
シリコンのコンタクト部への不純物拡散に関して
も、その部分にあらかじめ不純物を拡散させてお
いてもよいし、又基板へ拡散層を形成する工程を
上述の実施例と必ずしも同一に行なわなくてもよ
いことは勿論である。

又、第２図ｉの工程でシリコンナイトライド膜
２２を多結晶シリコン上に設けたが、ゲートをソ
ース又はドレインにのみ接続すればよい回路構成
の場合には、シリコンナイトライド膜２２を省く
ことができる。

又、第２図ｇでシリコンナイトライドを選択的
に除去したが、これを除去しないで第２図ｉの状
態で全面にシリコンナイトライドを形成し、パタ
ーン形成を行なわないで次のｊの工程へ進め、第
２図ｋの段階でシリコンナイトライドを選択的に
除去することも同様に行なえる。

更に第２図ｍの工程で電極配線としてもう一層
の多結晶シリコンを用いた多層配線にも適用でき
ることは明らかである。

以上述べたように本発明によれば、 (イ) 予めトランジスタの領域がシリコンナイトラ
イドのパターン（第２図ｂ，１３）で定めら
れ、そのパターン上にソース・ドレイン・ゲー
ト領域がセルフアライン構造で定められる（第
２図ｅ〜ｋ）ので、ソース・ドレインとゲート
を密接した構造とすることができる。

(ロ) ソース・ドレイン領域はコンタクトに必要な
最小面積にすることができる。

(ハ) ソース・ドレインに他のトランジスタのゲー
トを直接接続することができる。

(ニ) コンタクト形式をセルフアライン構造のシリ
コンナイトライドの除去で行なえるので、ゲー
ト電極上のような最小寸法のところにでもコン
タクトを設けることができる。

(ホ) ソース・ドレインの拡散層をゲート電極の下
のチヤンネルより上方に設けることができるの
で、トランジスタの高電圧動作を行なわせるこ
とができる。

等の従来の製造方法では得られない新しい効果が
得られる。

このようにして本発明によればコンタクトに必
要な最小面積によるソース・ドレイン領域にゲー
ト電極をセルフアライン構造で埋込むことができ
るので、MOS型集積回路における基本デバイス
であるトランジスタの面積を大巾に減少すること
が可能となり、高集積化、高密度化集積回路の実
現と、素子寸法が小さくなつたことによる寄生容
量の減少により高度の集積回路を実現することが
できる。

【図面の簡単な説明】

第１図ａ〜ｅは従来のシリコンゲートMOS型
集積回路の製造工程を示す断面図、同図ｆはその
平面図、第２図ａ〜ｍは本発明の一実施例による
シリコンゲートMOS型集積回路の製造工程を示
す断面図、同図ｎはその平面図である。 １１……半導体基板、１３……耐酸化性膜、１
７，１８……開孔、１９，２５……絶縁層、２１
……多結晶シリコン。

Claims (1)

【特許請求の範囲】
1. １ 第１の導電型の半導体基板の一主面上に、表
   面が耐酸化性膜で覆われたソース・ドレイン及び
   ゲート領域となる複数個の島領域とこの島領域を
   囲む厚い絶縁膜を形成する工程と、前記複数個の
   島領域のうちの第１と第２の島領域のゲート領域
   にそれぞれ第１と第２の開孔を形成すると共に前
   記厚い絶縁膜中に前記第１の開孔に連続してゲー
   ト接続領域として且つ第２の島領域のソース又は
   ドレイン領域の接続部分に到達する第３の開孔を
   形成する工程と、前記第１と第２の開孔に薄いゲ
   ート絶縁膜を形成する工程と、前記接続部分の絶
   縁膜を除去する工程と、前記第１，第２及び第３
   の開孔にゲート電極及びゲート接続電極となる第
   ２の導電型の半導体層を埋込む工程と、ソース、
   ドレイン及び前記接続部分に第２の導電型の不純
   物を導入する工程と、前記半導体層の表面を酸化
   して第２の絶縁膜を形成し、しかる後、残存する
   耐酸化性膜を除去して前記島領域のソース・ドレ
   イン領域の露出部を形成し、この露出部を導体配
   線に接続する工程から成る半導体装置の製造方
   法。