JPS6134635A - プログラム制御式装置の試験方式 - Google Patents
プログラム制御式装置の試験方式Info
- Publication number
- JPS6134635A JPS6134635A JP15683284A JP15683284A JPS6134635A JP S6134635 A JPS6134635 A JP S6134635A JP 15683284 A JP15683284 A JP 15683284A JP 15683284 A JP15683284 A JP 15683284A JP S6134635 A JPS6134635 A JP S6134635A
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- JP
- Japan
- Prior art keywords
- ram
- address
- program
- storage device
- data
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はプログラム制御式装置の試験方式に関する。
（従来技術）
従来、データ交換装置やデータ通信制御装置等プログラ
ム制御式装置における試験は、外部の測定器からアドレ
スバスを介してアドレス情報を一定容量の記憶装置に記
憶させるか、または通ると思われるアドレスと一致した
か否かを調べることにより行われている。
ム制御式装置における試験は、外部の測定器からアドレ
スバスを介してアドレス情報を一定容量の記憶装置に記
憶させるか、または通ると思われるアドレスと一致した
か否かを調べることにより行われている。
しかし前者では記憶容量に限度があるという欠点があり
、徒者ではトリガアドレスが違っていることがあって必
ずしも完全な試験が行われないという欠点があった。
、徒者ではトリガアドレスが違っていることがあって必
ずしも完全な試験が行われないという欠点があった。
（発明の目的）
本発明の目的は、プログラムアドレスに対応した記憶装
置を設は該記憶装置からの読出しデータをインクリメン
トしたデータを再び該記憶装置に書き込むことにより上
記欠点を除去し、実行したプログラムの軌跡を漏れ無く
記憶することができるプログラム制御式装置の試験方式
を提供することにある。
置を設は該記憶装置からの読出しデータをインクリメン
トしたデータを再び該記憶装置に書き込むことにより上
記欠点を除去し、実行したプログラムの軌跡を漏れ無く
記憶することができるプログラム制御式装置の試験方式
を提供することにある。
（発明の構成）
本発明によれば、プログラム制御式装置において、該装
置のプログラムアドレスに対応した記憶装置を備え、プ
ログラムの実行に伴い変化するプログラムアドレスに対
応した前記記憶装置の対応アドレスに情報を書き込むよ
うになすことを特徴とするプログラム制御式装置の試験
方式が得られる。
置のプログラムアドレスに対応した記憶装置を備え、プ
ログラムの実行に伴い変化するプログラムアドレスに対
応した前記記憶装置の対応アドレスに情報を書き込むよ
うになすことを特徴とするプログラム制御式装置の試験
方式が得られる。
（実施例）
次に図面を参照して本発明について説明する。
図は本発明のプログラム制御式装置の試験方式の一実施
例を示すブロック図である。
例を示すブロック図である。
同図において、一般的なプロセッサユニット（以下ＭＰ
Ｕ）１１とメモリ装置（以下ＲＯＭ／几ＡＭ）１２とを
倫えるプロセッサ（以下ＭＰｊＣ２は記憶装置（以下Ｒ
ＡＭ）２１．カウンタ回路（以下ＣＮＴ）２２．選択回
路Ｄ（以下５ＥＬＤ）２３、選択回路Ａ（以下５ＥＬＡ
）２４．初期設定回路（以下ＣＬ几Ｃ）２５を含んでな
る。
Ｕ）１１とメモリ装置（以下ＲＯＭ／几ＡＭ）１２とを
倫えるプロセッサ（以下ＭＰｊＣ２は記憶装置（以下Ｒ
ＡＭ）２１．カウンタ回路（以下ＣＮＴ）２２．選択回
路Ｄ（以下５ＥＬＤ）２３、選択回路Ａ（以下５ＥＬＡ
）２４．初期設定回路（以下ＣＬ几Ｃ）２５を含んでな
る。
続いて本実施例の動作について説明する。
ＭＰＵｔｔが１（、ＯＭ／ＲＡＭ１２のプログラムを実
行処理する動作は一般的なので説明を省く。
行処理する動作は一般的なので説明を省く。
ＭＰＵ１１の処理に伴い変化するＲ、ＯＭ／几ＡＭ１２
のアドレスに対応したプログラムアドレス１００はＴＲ
Ｃ２に引き込まれる。ＴＲＣ２では実行プログラムのト
レースを行う前にあらかじめ制御信号２００が来ると、
５ＲＬＤ２３．５ＥＬＡ２４はそれぞれ通常のデータ、
アドレスを選択するよれ８ＥＬＡ２４に指示２０１を送
る。５ＥＬＡ２４はこの指示２０１によりＣ１％Ｃ２５
からのアドレス情報２０２を選択してＲＡＭ２１へ送り
、ＲＡＭ２１の内容が初期設定される。次いで前記プロ
グラムアドレス１００がＴＲＣ２に引き込まれると、５
ＥＬＡ２４はこれを選択して几ＡＭ２１へ送るので、几
ＡＭ２１におけるＲＯＭ／几ＡＭ１２のアドレスに対応
したアドレス（以下対応アドレス）が選択される。ＲＡ
Ｍ２１から該対応アドレスのデータ２０３が読み出され
、ＣＮＴ２２でプラス１されたデータ２０４が８ＥＬＤ
２３を介して再び１１（、ＡＭ２１の同じメモリアドレ
ス（すなわち前記対応アドレス）に書き込まれる。
のアドレスに対応したプログラムアドレス１００はＴＲ
Ｃ２に引き込まれる。ＴＲＣ２では実行プログラムのト
レースを行う前にあらかじめ制御信号２００が来ると、
５ＲＬＤ２３．５ＥＬＡ２４はそれぞれ通常のデータ、
アドレスを選択するよれ８ＥＬＡ２４に指示２０１を送
る。５ＥＬＡ２４はこの指示２０１によりＣ１％Ｃ２５
からのアドレス情報２０２を選択してＲＡＭ２１へ送り
、ＲＡＭ２１の内容が初期設定される。次いで前記プロ
グラムアドレス１００がＴＲＣ２に引き込まれると、５
ＥＬＡ２４はこれを選択して几ＡＭ２１へ送るので、几
ＡＭ２１におけるＲＯＭ／几ＡＭ１２のアドレスに対応
したアドレス（以下対応アドレス）が選択される。ＲＡ
Ｍ２１から該対応アドレスのデータ２０３が読み出され
、ＣＮＴ２２でプラス１されたデータ２０４が８ＥＬＤ
２３を介して再び１１（、ＡＭ２１の同じメモリアドレ
ス（すなわち前記対応アドレス）に書き込まれる。
従ってＲＡＭ２１には現時点までにどのルートを何回通
過したか、つまりどのプログラムが何回実行されたかの
軌跡が記憶されているので、几ＡＭ２１の内容を調べる
かダンプしてみることにより全プログラムの実行軌跡を
知ることができる。
過したか、つまりどのプログラムが何回実行されたかの
軌跡が記憶されているので、几ＡＭ２１の内容を調べる
かダンプしてみることにより全プログラムの実行軌跡を
知ることができる。
（発明の効果）
以上の説明により明らかなように本発明のプログラム制
御式装置の試験方式によれば、記憶装置からの読出しデ
ータをインクリメントしたデータを再び該記憶装置に書
き込むので、トレース情報を漏れ無く採集することがで
きるという効果のほか、記憶装置にはアドレス情報とし
て記憶する必要がないので極めて小規模なハードウェア
で済み安価に構成できるという効果が生じる。
御式装置の試験方式によれば、記憶装置からの読出しデ
ータをインクリメントしたデータを再び該記憶装置に書
き込むので、トレース情報を漏れ無く採集することがで
きるという効果のほか、記憶装置にはアドレス情報とし
て記憶する必要がないので極めて小規模なハードウェア
で済み安価に構成できるという効果が生じる。
図は本発明のプログラム制御式装置の試験方式の一実施
例を示すブロック図である。
例を示すブロック図である。
Claims (1)
- プログラム制御式装置において、該装置のプログラムア
ドレスに対応した記憶装置を備え、プログラムの実行に
伴い変化するプログラムアドレスに対応した前記記憶装
置の対応アドレスに情報を書き込むようになすことを特
徴とするプログラム制御式装置の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15683284A JPS6134635A (ja) | 1984-07-27 | 1984-07-27 | プログラム制御式装置の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15683284A JPS6134635A (ja) | 1984-07-27 | 1984-07-27 | プログラム制御式装置の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6134635A true JPS6134635A (ja) | 1986-02-18 |
Family
ID=15636326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15683284A Pending JPS6134635A (ja) | 1984-07-27 | 1984-07-27 | プログラム制御式装置の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134635A (ja) |
-
1984
- 1984-07-27 JP JP15683284A patent/JPS6134635A/ja active Pending
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