JPS6134312B2 - - Google Patents
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- JPS6134312B2 JPS6134312B2 JP53005388A JP538878A JPS6134312B2 JP S6134312 B2 JPS6134312 B2 JP S6134312B2 JP 53005388 A JP53005388 A JP 53005388A JP 538878 A JP538878 A JP 538878A JP S6134312 B2 JPS6134312 B2 JP S6134312B2
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- 210000002858 crystal cell Anatomy 0.000 claims description 22
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- 230000005669 field effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
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Landscapes
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】
本発明は表示装置の駆動回路、特にマトリツク
ス電極を有する液晶表示装置の駆動回路に関す
る。
ス電極を有する液晶表示装置の駆動回路に関す
る。
マトリツクス型液晶表示装置を第１図に示す。
同図において、１はマトリツクス状に配された
液晶セル、２は各液晶セル１と並列になされてい
る記憶用コンデンサ、３は各液晶セル１毎にその
一方の電極に接続されて設けられているMOS形
電界効果トランジスタ（以下、MOS FETと略
す）であつて、これらの３つの素子にて一絵素を
構成している。４はマトリツクスの各列毎に
MOS FET３の入力電極に共通接続された複数の
Ｘ電極、５はマトリツクスの各行毎にMOS FET
３のゲートに共通接続された複数のＹ電極であ
る。また、６はＹ電極５に順次走査パルスを印加
する走査回路、７は映像信号をサンプリングしホ
ールドすることにより―水平走査線分の映像信号
をＸ電極数の並列の映像信号に変換しＸ電極４に
印加する直並列変換回路である。８は全ての液晶
セル１の他方の電極に共通接続された共通電極で
ある。
液晶セル、２は各液晶セル１と並列になされてい
る記憶用コンデンサ、３は各液晶セル１毎にその
一方の電極に接続されて設けられているMOS形
電界効果トランジスタ（以下、MOS FETと略
す）であつて、これらの３つの素子にて一絵素を
構成している。４はマトリツクスの各列毎に
MOS FET３の入力電極に共通接続された複数の
Ｘ電極、５はマトリツクスの各行毎にMOS FET
３のゲートに共通接続された複数のＹ電極であ
る。また、６はＹ電極５に順次走査パルスを印加
する走査回路、７は映像信号をサンプリングしホ
ールドすることにより―水平走査線分の映像信号
をＸ電極数の並列の映像信号に変換しＸ電極４に
印加する直並列変換回路である。８は全ての液晶
セル１の他方の電極に共通接続された共通電極で
ある。
次に、同図の表示装置を駆動する従来の回路に
ついて説明する。第２図に液晶の電圧による散乱
特性を示す。同図でＶthは液晶のスレツシヨルド
電圧、Ｖsは液晶の散乱が飽和する電圧である。
ついて説明する。第２図に液晶の電圧による散乱
特性を示す。同図でＶthは液晶のスレツシヨルド
電圧、Ｖsは液晶の散乱が飽和する電圧である。
故に液晶の散乱度をコントロールするのにはＶ
thからＶsまでの電圧の範囲で行い、任意の中間
調を表示していた。第１図で説明すると、共通電
極８をアース電位とし、Ｘ電極４には―Ｖthから
―Ｖsまで映像信号に応じて変化する、直並列変
換回路７から得た並列変換された映像信号を加
え、Ｙ電極５にはＯから―Ｖsの走査回路６から
得た走査パルスを加える。（本発明はMOS FET3
がＰチヤンネルである場合で説明している。） 走査パルスがMOS FET３のゲートに加わると
その選択された行の総てのMOS FET３はオン状
態となり、Ｘ電極４から並列映像信号に応じた電
荷がMOS FET３を介して記憶用コンデンサ２に
充電される。そして、MOS FET３がオフ状態に
なつても、記憶用コンデンサ２に蓄えられた電荷
により液晶を駆動し続ける。
thからＶsまでの電圧の範囲で行い、任意の中間
調を表示していた。第１図で説明すると、共通電
極８をアース電位とし、Ｘ電極４には―Ｖthから
―Ｖsまで映像信号に応じて変化する、直並列変
換回路７から得た並列変換された映像信号を加
え、Ｙ電極５にはＯから―Ｖsの走査回路６から
得た走査パルスを加える。（本発明はMOS FET3
がＰチヤンネルである場合で説明している。） 走査パルスがMOS FET３のゲートに加わると
その選択された行の総てのMOS FET３はオン状
態となり、Ｘ電極４から並列映像信号に応じた電
荷がMOS FET３を介して記憶用コンデンサ２に
充電される。そして、MOS FET３がオフ状態に
なつても、記憶用コンデンサ２に蓄えられた電荷
により液晶を駆動し続ける。
以上説明した駆動方法は、液晶に加わる電圧の
電位方向は常に一定の方向、すなわち一般に直流
駆動方法と呼ばれるものである。この方法は液晶
に加わる電圧が常に同一方向であるため寿命が長
くないという欠点がある。しかるに、このような
液晶表示装置において各液晶セルの部分に高耐圧
のMOS FET３を設けることは容易ではなく、特
に液晶パネルが大形のものになるほど製造工程に
おける半導体処理プロセスの制御が微妙になつて
高耐圧化が困難になる。このため、従来のような
大きな駆動電圧を印加するものではMOS FET３
が破壊されやすく、寿命を長くすることができな
いという問題があつた。
電位方向は常に一定の方向、すなわち一般に直流
駆動方法と呼ばれるものである。この方法は液晶
に加わる電圧が常に同一方向であるため寿命が長
くないという欠点がある。しかるに、このような
液晶表示装置において各液晶セルの部分に高耐圧
のMOS FET３を設けることは容易ではなく、特
に液晶パネルが大形のものになるほど製造工程に
おける半導体処理プロセスの制御が微妙になつて
高耐圧化が困難になる。このため、従来のような
大きな駆動電圧を印加するものではMOS FET３
が破壊されやすく、寿命を長くすることができな
いという問題があつた。
そこで共通電極８を―Ｖsとして、Ｘ電極４に
はＯから―2Vsの間のダイヤミツク範囲の並列映
像信号を加え、Ｙ電極５にはＯから―2Vsの走査
パルスを加えることにより駆動する交流駆動方法
があるが、これは駆動電圧が非常に大きな範囲で
移動するものであるため、MOS FET３等を高耐
圧化しなければならないという欠点がある。
はＯから―2Vsの間のダイヤミツク範囲の並列映
像信号を加え、Ｙ電極５にはＯから―2Vsの走査
パルスを加えることにより駆動する交流駆動方法
があるが、これは駆動電圧が非常に大きな範囲で
移動するものであるため、MOS FET３等を高耐
圧化しなければならないという欠点がある。
本発明は、上記の両駆動方法の欠点を除去する
もので、液晶セルの共通電極に加える電圧を切り
換えると共に、この切り換えに同期して映像信号
の極性を反転させることにより、液晶の長寿命化
に必要とされた部品の高耐圧比を防止したもので
ある。
もので、液晶セルの共通電極に加える電圧を切り
換えると共に、この切り換えに同期して映像信号
の極性を反転させることにより、液晶の長寿命化
に必要とされた部品の高耐圧比を防止したもので
ある。
以下本発明を図面とともに実施例に基いて説明
する。
する。
第３図は本発明の一実施例を示す構成図であ
り、第４図イ〜トは同実施例の要部の波形図であ
る。端子９のチユーナのチヤンネル切り換え時に
発生するAFTデイフイート信号（第４図イ）が
バイナリのフリツプフロツプ１０（以後Ｆ，Ｆ，
と略す）に加わり、第４図ロに示す様に、AFT
デフイート信号が加わるごとに、Ｆ，Ｆ１０の出
力は“Ｏ”から“１”，又“１”から“Ｏ”に反
転する。又端子１１に第４図ニに示す正極性の映
像信号を、端子１２に第４図ホに示す負極性の映
像信号を加える。
り、第４図イ〜トは同実施例の要部の波形図であ
る。端子９のチユーナのチヤンネル切り換え時に
発生するAFTデイフイート信号（第４図イ）が
バイナリのフリツプフロツプ１０（以後Ｆ，Ｆ，
と略す）に加わり、第４図ロに示す様に、AFT
デフイート信号が加わるごとに、Ｆ，Ｆ１０の出
力は“Ｏ”から“１”，又“１”から“Ｏ”に反
転する。又端子１１に第４図ニに示す正極性の映
像信号を、端子１２に第４図ホに示す負極性の映
像信号を加える。
今、Ｆ，Ｆ１０の出力が“Ｏ”（“Ｏ”の時の電
圧レベルは―Ｖs＋Ｖthである）の時、トランジ
スタ１３（以後Trと略す）はオフ状態となり、
Tr１３のコレクタ電圧はＶthとなる。そしてTr
１４はオフ状態となり、Tr１４のコレクタ電圧
は第４図ハに示すように―Ｖsとなり、この時第
１図の共通電極８は―Ｖsの電圧となる。そし
て、Ｆ，Ｆ１０の出力“Ｏ”とインバータ１５の
出力“１”（“１”の時の電圧レベルはＯボルトで
ある）とにより、ＰチヤンネルMOS FET、Ｎチ
ヤンネルMOS FETで構成されたアナログスイツ
チ１６（但しＰチヤンネルMOS FETの基板電位
はＯ、ＮチヤンネルMOS FETの基板電位は―Ｖ
s＋Ｖthである）がオンとなり、端子１１に印加
される正極性の映像信号が直並列変換回路７に加
わる。
圧レベルは―Ｖs＋Ｖthである）の時、トランジ
スタ１３（以後Trと略す）はオフ状態となり、
Tr１３のコレクタ電圧はＶthとなる。そしてTr
１４はオフ状態となり、Tr１４のコレクタ電圧
は第４図ハに示すように―Ｖsとなり、この時第
１図の共通電極８は―Ｖsの電圧となる。そし
て、Ｆ，Ｆ１０の出力“Ｏ”とインバータ１５の
出力“１”（“１”の時の電圧レベルはＯボルトで
ある）とにより、ＰチヤンネルMOS FET、Ｎチ
ヤンネルMOS FETで構成されたアナログスイツ
チ１６（但しＰチヤンネルMOS FETの基板電位
はＯ、ＮチヤンネルMOS FETの基板電位は―Ｖ
s＋Ｖthである）がオンとなり、端子１１に印加
される正極性の映像信号が直並列変換回路７に加
わる。
次にＦ，Ｆ１０の出力が“１”の時、Tr１３
がオン、Tr１４がオンとなり、共通電極８は第
４図ハに示すように＋Ｖthの電圧となる。そし
て、Ｆ，Ｆ１０の出力“１”とインバータ１５の
出力“Ｏ”とによりアナログスイツチ１７がオン
となり、端子１２に印加される負極性の映像信号
が直並列変換回路７に印加される。第４図へに直
並列変回路７への入力信号を示す。
がオン、Tr１４がオンとなり、共通電極８は第
４図ハに示すように＋Ｖthの電圧となる。そし
て、Ｆ，Ｆ１０の出力“１”とインバータ１５の
出力“Ｏ”とによりアナログスイツチ１７がオン
となり、端子１２に印加される負極性の映像信号
が直並列変換回路７に印加される。第４図へに直
並列変回路７への入力信号を示す。
映像信号の同期信号部を除いたダイナミツク範
囲は第４図ニ，ホ，ヘに示す様にＯからＶs＋Ｖt
ｈである。そして直並列変換回路７は、入力の連
続の映像信号のレベルをそのままサンプリング
し、ホールドして並列に変換する。そして変換さ
れた信号がそれぞれのＸ電極４に加わる。
囲は第４図ニ，ホ，ヘに示す様にＯからＶs＋Ｖt
ｈである。そして直並列変換回路７は、入力の連
続の映像信号のレベルをそのままサンプリング
し、ホールドして並列に変換する。そして変換さ
れた信号がそれぞれのＸ電極４に加わる。
以上の構成により、F.F１０の出力が“Ｏ”の
時液晶セル１に加わる電圧は共通電極８側は―Ｖ
sであり、他方側は映像信号の黒レベル時―Ｖs＋
Ｖthから白レベル時Ｏまで映像信号に応じて変化
する。この時共通電極８側を基準にすれば、液晶
セル１には黒レベル時でＶthから白レベル時でＶ
sまで正方向に電圧が加わる。一方F.F１０の出
力が“１”の時、液晶セル１に加わる電圧は、共
通電極８側は＋Ｖthであり、他方側は映像信号の
黒レベル時Ｏから白レベル時―Ｖs＋Ｖthまで映
像信号に応じて変化する。この時共通電極８側を
基準にすれば、液晶セル１には、黒レベル時でＶ
thから白レベル時でＶsまで負方向に電圧が加わ
る。以上説明した液晶セル１に印加される電圧関
係を第４図トに示す。
時液晶セル１に加わる電圧は共通電極８側は―Ｖ
sであり、他方側は映像信号の黒レベル時―Ｖs＋
Ｖthから白レベル時Ｏまで映像信号に応じて変化
する。この時共通電極８側を基準にすれば、液晶
セル１には黒レベル時でＶthから白レベル時でＶ
sまで正方向に電圧が加わる。一方F.F１０の出
力が“１”の時、液晶セル１に加わる電圧は、共
通電極８側は＋Ｖthであり、他方側は映像信号の
黒レベル時Ｏから白レベル時―Ｖs＋Ｖthまで映
像信号に応じて変化する。この時共通電極８側を
基準にすれば、液晶セル１には、黒レベル時でＶ
thから白レベル時でＶsまで負方向に電圧が加わ
る。以上説明した液晶セル１に印加される電圧関
係を第４図トに示す。
次に本発明の他の実施例の構成図を第５図に示
す。端子１８に印加されるテレビジヨン受像機の
AGC電圧が、よく知られている。抵抗、コンデ
ンサで構成された微分回路１９に加わり、AGC
電圧の変化を検出する。そしてテレビチユーナの
チヤンネル切り換え時にはAGC電圧が大きくな
る為、微分回路１９より第６図イに示す検出信号
を得る。そして、この検出信号を単安定マルチバ
イブレータ２０に印加し、第６図ロに示すＴpの
幅をもつパルス信号を得て、これを第３図に示す
F.F１０に印加する。ここで単安定マルチバイブ
レータ２０を用いるのは誤動作防止の為である。
す。端子１８に印加されるテレビジヨン受像機の
AGC電圧が、よく知られている。抵抗、コンデ
ンサで構成された微分回路１９に加わり、AGC
電圧の変化を検出する。そしてテレビチユーナの
チヤンネル切り換え時にはAGC電圧が大きくな
る為、微分回路１９より第６図イに示す検出信号
を得る。そして、この検出信号を単安定マルチバ
イブレータ２０に印加し、第６図ロに示すＴpの
幅をもつパルス信号を得て、これを第３図に示す
F.F１０に印加する。ここで単安定マルチバイブ
レータ２０を用いるのは誤動作防止の為である。
以上説明したように本発明は、液晶セルをマト
リツクス状に配し、各液晶セル毎に電界効果トラ
ンジスタを設け、マトリツクスのＸ電極とＹ電極
とに映像信号と走査パルスとを印加して駆動する
ようにしたマトリツクス形の液晶表示装置の駆動
回路において、液晶セルの共通電極に加える電圧
を切り換えると共に、この切り換えに同期して映
像信号の極性を反転させるものであるため、液晶
に印加される電圧の方向は適宜変換することがで
き、さらに液晶セルの駆動電圧の変化範囲を小さ
くすることができ、液晶の長寿命化が図れると共
に、MOS FET等の部品が駆動電圧により破壊さ
れることが無くなり、消費電力の低減が図れる。
なお、上記の共通電極への印加電圧の切り換えを
チヤンネ切り換え時のAFTデイフイート信号や
AGC電圧を利用して行なうことにより、印加電
圧の切り換え時の画面の見苦しさを無くすること
ができる。
リツクス状に配し、各液晶セル毎に電界効果トラ
ンジスタを設け、マトリツクスのＸ電極とＹ電極
とに映像信号と走査パルスとを印加して駆動する
ようにしたマトリツクス形の液晶表示装置の駆動
回路において、液晶セルの共通電極に加える電圧
を切り換えると共に、この切り換えに同期して映
像信号の極性を反転させるものであるため、液晶
に印加される電圧の方向は適宜変換することがで
き、さらに液晶セルの駆動電圧の変化範囲を小さ
くすることができ、液晶の長寿命化が図れると共
に、MOS FET等の部品が駆動電圧により破壊さ
れることが無くなり、消費電力の低減が図れる。
なお、上記の共通電極への印加電圧の切り換えを
チヤンネ切り換え時のAFTデイフイート信号や
AGC電圧を利用して行なうことにより、印加電
圧の切り換え時の画面の見苦しさを無くすること
ができる。
第１図は一般的なマトリツクス型液晶表示装置
の構成図、第２図は液晶の印加電圧と散乱度との
関係図、第３図は本発明の表示装置の駆動回路の
一実施例を示す構成図、第４図イ〜トは同実施例
の各部波形図、第５図は本発明の他の実施例を示
す構成図、第６図イ，ロは同実施例の各部波形図
である。 １……液晶セル、２……記憶用コンデンサ、３
……MOS FET、４……Ｘ電極、５……Ｙ電極、
６……走査回路、７……直並列変換回路、８……
共通電極、１０……フリツプフロツプ、１３，１
４……トランジスタ、１５……インバータ、１
６，１７……アナログスイツチ、１９……微分回
路、２０……単安定マルチバイブレータ。
の構成図、第２図は液晶の印加電圧と散乱度との
関係図、第３図は本発明の表示装置の駆動回路の
一実施例を示す構成図、第４図イ〜トは同実施例
の各部波形図、第５図は本発明の他の実施例を示
す構成図、第６図イ，ロは同実施例の各部波形図
である。 １……液晶セル、２……記憶用コンデンサ、３
……MOS FET、４……Ｘ電極、５……Ｙ電極、
６……走査回路、７……直並列変換回路、８……
共通電極、１０……フリツプフロツプ、１３，１
４……トランジスタ、１５……インバータ、１
６，１７……アナログスイツチ、１９……微分回
路、２０……単安定マルチバイブレータ。
Claims (1)
- 【特許請求の範囲】 １ マトリツクス状に配された液晶セルと、それ
ぞれの液晶セル毎に設けられ各液晶セルの一方の
電極に接続された電界効果トランジスタと、上記
マトリツクスの各列毎に上記電界効果トランジス
タの入力電極に共通接続された複数のＸ電極と、
上記マトリツクスの各行毎に上記電界効果トラン
ジスタのゲートに共通接続された複数のＹ電極
と、上記液晶セルの他方の電極に共通された共通
電極とを有する液晶表示装置と、上記Ｘ電極に映
像信号を印加する回路と、上記Ｙ電極に走査パル
スを印加する回路と、上記共通電極に共通電圧を
印加する回路と、上記液晶セルの電極間に印加す
る電圧の印加方向を反転させるように上記共通電
極に印加する電圧を切り換える手段と、その電圧
切り換えに同期して、上記Ｘ電極に印加する映像
信号の極性を反転させる極性反転手段とを備えた
ことを特徴とする液晶表示装置の駆動回路。 ２ 切り換え手段と極性反転手段が、液晶表示装
置に表示されるべき画面の切り換えに同期して駆
動されることを特徴とする特許請求の範囲１項記
載の液晶表示装置の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP538878A JPS5498525A (en) | 1978-01-20 | 1978-01-20 | Driving circuit for liquid crystal display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP538878A JPS5498525A (en) | 1978-01-20 | 1978-01-20 | Driving circuit for liquid crystal display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5498525A JPS5498525A (en) | 1979-08-03 |
| JPS6134312B2 true JPS6134312B2 (ja) | 1986-08-07 |
Family
ID=11609770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP538878A Granted JPS5498525A (en) | 1978-01-20 | 1978-01-20 | Driving circuit for liquid crystal display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5498525A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528649A (en) * | 1978-08-22 | 1980-02-29 | Seiko Epson Corp | Display system for liquid crystal picture |
| JPS5583090A (en) * | 1978-12-19 | 1980-06-23 | Matsushita Electric Ind Co Ltd | Display panel driving device |
| JPS56123596A (en) * | 1980-03-03 | 1981-09-28 | Seiko Instr & Electronics | Liquid crystal indicator |
| JPS57198491A (en) * | 1981-06-01 | 1982-12-06 | Seiko Instr & Electronics | Image display unit |
| JPS58169190A (ja) * | 1982-03-30 | 1983-10-05 | セイコーエプソン株式会社 | 液晶表示装置 |
| JPS6249399A (ja) * | 1985-08-29 | 1987-03-04 | キヤノン株式会社 | 表示装置 |
| JPH02177679A (ja) * | 1989-11-13 | 1990-07-10 | Seiko Epson Corp | 液晶表示装置 |
| JPH06313876A (ja) | 1993-04-28 | 1994-11-08 | Canon Inc | 液晶表示装置の駆動方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4828117A (ja) * | 1971-08-13 | 1973-04-13 | ||
| JPS4862385A (ja) * | 1971-10-05 | 1973-08-31 | ||
| JPS4974438A (ja) * | 1972-10-10 | 1974-07-18 | ||
| JPS51124330A (en) * | 1975-04-23 | 1976-10-29 | Seiko Epson Corp | Display circuit |
-
1978
- 1978-01-20 JP JP538878A patent/JPS5498525A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4828117A (ja) * | 1971-08-13 | 1973-04-13 | ||
| JPS4862385A (ja) * | 1971-10-05 | 1973-08-31 | ||
| JPS4974438A (ja) * | 1972-10-10 | 1974-07-18 | ||
| JPS51124330A (en) * | 1975-04-23 | 1976-10-29 | Seiko Epson Corp | Display circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5498525A (en) | 1979-08-03 |
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