JP2718835B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2718835B2 JP2718835B2 JP2401945A JP40194590A JP2718835B2 JP 2718835 B2 JP2718835 B2 JP 2718835B2 JP 2401945 A JP2401945 A JP 2401945A JP 40194590 A JP40194590 A JP 40194590A JP 2718835 B2 JP2718835 B2 JP 2718835B2
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Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
型液晶表示装置の階調駆動方式の改良に関するものであ
る。
型液晶表示装置の階調駆動方式の改良に関するものであ
る。
【０００２】
【従来の技術】図２は、従来のアクティブマトリクス型
液晶表示装置の基本構成を示す図である。同図に示され
るように、従来の装置には、液晶層（図示せず）に電界
を加える画素電極１と、走査回路２から走査信号が供給
されるゲートライン３と、信号供給回路４から走査信号
の１垂直周期毎に極性を反転させるデータ信号が供給さ
れるドレインライン５と、走査信号がオン状態のときに
データ信号を画素電極１に供給する薄膜トランジスタ
（ＴＦＴ）６とが備えられている。また、この装置に
は、画素電極１に液晶層を挟んで対向配置された共通電
極７と、この共通電極７に一定の電圧を印加する対向電
極電圧回路８とが備えられている。
液晶表示装置の基本構成を示す図である。同図に示され
るように、従来の装置には、液晶層（図示せず）に電界
を加える画素電極１と、走査回路２から走査信号が供給
されるゲートライン３と、信号供給回路４から走査信号
の１垂直周期毎に極性を反転させるデータ信号が供給さ
れるドレインライン５と、走査信号がオン状態のときに
データ信号を画素電極１に供給する薄膜トランジスタ
（ＴＦＴ）６とが備えられている。また、この装置に
は、画素電極１に液晶層を挟んで対向配置された共通電
極７と、この共通電極７に一定の電圧を印加する対向電
極電圧回路８とが備えられている。
【０００３】図３は、従来の駆動方式を示すタイミング
チャートである。同図に示されるように、この駆動方式
では、走査信号Ｖｇ１，…，ＶｇＮ（例えば、オン状態
の電圧が１５Ｖ、オフ状態の電圧が０Ｖ）が１水平周期
ＴＨごとに順次シフトされて行き、これが１垂直周期Ｔ
ｖごとに繰り返される。そして、データ信号Ｖｄは、共
通電極７に印加される共通電圧（一定値）に対して階調
レベルに応じた大きさであって、１垂直周期ごとに極性
が反転する電圧を持つ。尚、図４は画素電極と共通電極
との間に印加される電圧と液晶の相対透過率の関係を示
すグラフであり、Ｖｔｈは液晶層が透過性を持ち始める
しきい値電圧、Ｖｓａｔは相対透過率が飽和するときの
飽和電圧を示す。
チャートである。同図に示されるように、この駆動方式
では、走査信号Ｖｇ１，…，ＶｇＮ（例えば、オン状態
の電圧が１５Ｖ、オフ状態の電圧が０Ｖ）が１水平周期
ＴＨごとに順次シフトされて行き、これが１垂直周期Ｔ
ｖごとに繰り返される。そして、データ信号Ｖｄは、共
通電極７に印加される共通電圧（一定値）に対して階調
レベルに応じた大きさであって、１垂直周期ごとに極性
が反転する電圧を持つ。尚、図４は画素電極と共通電極
との間に印加される電圧と液晶の相対透過率の関係を示
すグラフであり、Ｖｔｈは液晶層が透過性を持ち始める
しきい値電圧、Ｖｓａｔは相対透過率が飽和するときの
飽和電圧を示す。
【０００４】図５は、上記信号供給回路４に階調レベル
に応じた電圧を持つビデオ出力ＶＩＤＥＯ−Ａ，Ｂ，Ｃ
を与える従来のビデオ信号処理回路を示すブロック図で
ある。この回路においては、赤（Ｒ）、緑（Ｇ）、青
（Ｂ）のそれぞれのアナログビデオ信号が、アンプ１０
で増幅され、その後、位相分割回路１１で正極性と負極
性のビデオ信号に変換される。そして、フリップフロッ
プ（Ｆ／Ｆ）回路１３の出力に基づいて出力切り換え回
路１２により決められる極性のビデオ信号ＶＩＤＥＯ−
Ａ，Ｂ，Ｃが出力される。また、このビデオ信号処理回
路においては、ビデオ信号ＶＩＤＥＯ−Ａ，Ｂ，Ｃの各
々の極性における最大振幅が液晶電気光学特性の透過率
が立ち上がるしきい値Ｖｔｈと透過率が飽和する飽和電
圧Ｖｓａｔとの差ΔＶに対応するようにコントラストを
調整し、ビデオ信号ＶＩＤＥＯ−Ａ，Ｂ，Ｃの最小階調
レベルの電圧が、共通電圧を基準としてＶｔｈとなるよ
うにブライトネスを調整していた。
に応じた電圧を持つビデオ出力ＶＩＤＥＯ−Ａ，Ｂ，Ｃ
を与える従来のビデオ信号処理回路を示すブロック図で
ある。この回路においては、赤（Ｒ）、緑（Ｇ）、青
（Ｂ）のそれぞれのアナログビデオ信号が、アンプ１０
で増幅され、その後、位相分割回路１１で正極性と負極
性のビデオ信号に変換される。そして、フリップフロッ
プ（Ｆ／Ｆ）回路１３の出力に基づいて出力切り換え回
路１２により決められる極性のビデオ信号ＶＩＤＥＯ−
Ａ，Ｂ，Ｃが出力される。また、このビデオ信号処理回
路においては、ビデオ信号ＶＩＤＥＯ−Ａ，Ｂ，Ｃの各
々の極性における最大振幅が液晶電気光学特性の透過率
が立ち上がるしきい値Ｖｔｈと透過率が飽和する飽和電
圧Ｖｓａｔとの差ΔＶに対応するようにコントラストを
調整し、ビデオ信号ＶＩＤＥＯ−Ａ，Ｂ，Ｃの最小階調
レベルの電圧が、共通電圧を基準としてＶｔｈとなるよ
うにブライトネスを調整していた。
【０００５】図６は、上記信号供給回路４の構成の一例
を示すブロック図である。この回路では、水平走査スタ
ートパルスＳＴＨの入力後、水平シフトクロックＣＰＨ
によりシフトレジスタ１４に順次シフトされるオン信号
がレベルシフタ１５を介してスイッチ１６に印加され、
このレベルシフタ１５からのオン信号によりスイッチ１
６がオンとなっている間にサンプルホールド回路として
のコンデンサ１７にアナログのビデオ信号ＶＩＤＥＯ−
Ａ，Ｂ，Ｃに比例した量の電荷が蓄積される。そして、
この電荷に比例した電圧が出力イネーブル信号ＯＥがオ
ンの間にバッファ１８を介して端子ＶＳ１，…，ＶＳ
６０からドレインラインに印加される。尚、１９はバッ
ファの電源回路である。
を示すブロック図である。この回路では、水平走査スタ
ートパルスＳＴＨの入力後、水平シフトクロックＣＰＨ
によりシフトレジスタ１４に順次シフトされるオン信号
がレベルシフタ１５を介してスイッチ１６に印加され、
このレベルシフタ１５からのオン信号によりスイッチ１
６がオンとなっている間にサンプルホールド回路として
のコンデンサ１７にアナログのビデオ信号ＶＩＤＥＯ−
Ａ，Ｂ，Ｃに比例した量の電荷が蓄積される。そして、
この電荷に比例した電圧が出力イネーブル信号ＯＥがオ
ンの間にバッファ１８を介して端子ＶＳ１，…，ＶＳ
６０からドレインラインに印加される。尚、１９はバッ
ファの電源回路である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の装置によりサンプルホールド動作を行うには、駆動
周波数の高いアナログ信号を扱うことができる信号供給
回路が必要となり、このような回路は非常に高価である
という問題があった。例えば、データ出力動作の１水平
周期が６３．５μｓ、データ出力期間が１０μｓ、水平
方向の画素数が１９２０画素（＝６４０×３）の場合に
は、サンプルホールド期間が５３．５μｓ（＝６３．５
μｓ−１０μｓ）であるから水平シフトクロックＣＰＨ
への入力クロックの周波数を３６ＭＨｚ（＝１９２０画
素／５３．５μｓ）と非常に高くしなければならなかっ
た。
来の装置によりサンプルホールド動作を行うには、駆動
周波数の高いアナログ信号を扱うことができる信号供給
回路が必要となり、このような回路は非常に高価である
という問題があった。例えば、データ出力動作の１水平
周期が６３．５μｓ、データ出力期間が１０μｓ、水平
方向の画素数が１９２０画素（＝６４０×３）の場合に
は、サンプルホールド期間が５３．５μｓ（＝６３．５
μｓ−１０μｓ）であるから水平シフトクロックＣＰＨ
への入力クロックの周波数を３６ＭＨｚ（＝１９２０画
素／５３．５μｓ）と非常に高くしなければならなかっ
た。
【０００７】また、信号供給回路を４つのブロックに分
割して駆動周波数を１／４（９ＭＨｚ）にすることも考
えられるが、４つの信号供給回路のそれぞれにＲ，Ｇ，
Ｂのアナログビデオ信号を供給するためには、アナログ
ビデオ信号処理回路の後段に１２ＭＨｚ（＝６４０画素
／５３．５μｓ）という高速のアナログメモリが必要と
なるので、コスト高は避けられなかった。尚、図７は信
号供給回路を４つのブロックに分割した場合を示す図で
あり、ドレインライン５を順にそれぞれの信号処理回路
（１），（２），（３），（４）に接続した場合を示し
ている。
割して駆動周波数を１／４（９ＭＨｚ）にすることも考
えられるが、４つの信号供給回路のそれぞれにＲ，Ｇ，
Ｂのアナログビデオ信号を供給するためには、アナログ
ビデオ信号処理回路の後段に１２ＭＨｚ（＝６４０画素
／５３．５μｓ）という高速のアナログメモリが必要と
なるので、コスト高は避けられなかった。尚、図７は信
号供給回路を４つのブロックに分割した場合を示す図で
あり、ドレインライン５を順にそれぞれの信号処理回路
（１），（２），（３），（４）に接続した場合を示し
ている。
【０００８】さらに、アナログメモリに代えてデジタル
メモリを用いて上記処理をすることも考えられるが、こ
の場合にはＡ／Ｄ変換回路とＤ／Ａ変換回路とが必要と
なるため、やはり構成が複雑になるという問題があっ
た。
メモリを用いて上記処理をすることも考えられるが、こ
の場合にはＡ／Ｄ変換回路とＤ／Ａ変換回路とが必要と
なるため、やはり構成が複雑になるという問題があっ
た。
【０００９】さらにまた、ビデオ信号電圧を変える上記
装置では、ビデオ信号電圧に比例して液晶の相対透過率
が変化しない（図４のように変化する）ので、暗いレベ
ルの表示では階調表示が十分再現されず、明るいレベル
の表示では階調表示が飽和してしまうという問題があっ
た。
装置では、ビデオ信号電圧に比例して液晶の相対透過率
が変化しない（図４のように変化する）ので、暗いレベ
ルの表示では階調表示が十分再現されず、明るいレベル
の表示では階調表示が飽和してしまうという問題があっ
た。
【００１０】そこで、本発明は、上記したような従来技
術の課題を解決するためになされたものであり、その目
的とするところは、構成が簡単で価格を低く抑えること
ができ、さらに階調再現性に優れた液晶表示装置を提供
することにある。
術の課題を解決するためになされたものであり、その目
的とするところは、構成が簡単で価格を低く抑えること
ができ、さらに階調再現性に優れた液晶表示装置を提供
することにある。
【００１１】
【課題を解決するための手段】本発明に係る液晶表示装
置は、互いに対向して配置された第一及び第二の基板
と、上記第一の基板上に複数行で複数列のマトリクス状
に配置された画素電極と、上記画素電極のそれぞれに１
つずつ接続されており、上記画素電極のそれぞれに印加
される電圧をオンオフする複数行で複数列のスイッチン
グ素子と、上記各行毎のスイッチング素子に接続され、
上記スイッチング素子を各行毎にオンオフする複数行の
ゲートラインと、上記複数行で複数列のスイッチング素
子に接続されたドレインラインと、上記第二の基板上に
上記画素電極に対向し且つ上記列方向に延びるように配
置された複数列のデータ電極と、上記画素電極と上記デ
ータ電極との間に備えられた液晶層と、上記複数行のゲ
ートラインの各行毎に順に一定のパルス幅の制御パルス
を印加する走査回路とを有する装置であって、上記制御
パルスがオンの期間内で一定の割合で電圧が変化する基
準階調信号を上記ドレインラインと各行毎の上記スイッ
チング素子とを介して各行毎の上記画素電極に印加する
基準階調信号回路と、上記制御パルスがオンの期間毎
に、上記制御パルスがオンになった時点から階調レベル
に応じた期間が経過する時点までは電圧レベルを一定の
値に確定し、上記階調レベルに応じた期間が経過した時
点から上記制御パルスがオンである期間が終了する時点
まではハイインピーダンス状態となるデータ信号を上記
複数列のデータ電極のそれぞれに供給する信号供給回路
とを有し、各画素毎の階調レベルが、当該画素の画素電
極に対向するデータ電極に印加されるデータ信号の電圧
レベルが一定の値に確定される期間で制御されるように
構成される。
置は、互いに対向して配置された第一及び第二の基板
と、上記第一の基板上に複数行で複数列のマトリクス状
に配置された画素電極と、上記画素電極のそれぞれに１
つずつ接続されており、上記画素電極のそれぞれに印加
される電圧をオンオフする複数行で複数列のスイッチン
グ素子と、上記各行毎のスイッチング素子に接続され、
上記スイッチング素子を各行毎にオンオフする複数行の
ゲートラインと、上記複数行で複数列のスイッチング素
子に接続されたドレインラインと、上記第二の基板上に
上記画素電極に対向し且つ上記列方向に延びるように配
置された複数列のデータ電極と、上記画素電極と上記デ
ータ電極との間に備えられた液晶層と、上記複数行のゲ
ートラインの各行毎に順に一定のパルス幅の制御パルス
を印加する走査回路とを有する装置であって、上記制御
パルスがオンの期間内で一定の割合で電圧が変化する基
準階調信号を上記ドレインラインと各行毎の上記スイッ
チング素子とを介して各行毎の上記画素電極に印加する
基準階調信号回路と、上記制御パルスがオンの期間毎
に、上記制御パルスがオンになった時点から階調レベル
に応じた期間が経過する時点までは電圧レベルを一定の
値に確定し、上記階調レベルに応じた期間が経過した時
点から上記制御パルスがオンである期間が終了する時点
まではハイインピーダンス状態となるデータ信号を上記
複数列のデータ電極のそれぞれに供給する信号供給回路
とを有し、各画素毎の階調レベルが、当該画素の画素電
極に対向するデータ電極に印加されるデータ信号の電圧
レベルが一定の値に確定される期間で制御されるように
構成される。
【００１２】
【作用】本発明においては、制御パルスがオンの期間内
で一定の割合で電圧が変化する基準階調信号を画素電極
に印加し、階調レベルに応じた期間だけ電圧レベルが確
定し他の期間にはハイインピーダンス状態となるデータ
信号をデータ電極に供給することにより、画素電極とデ
ータ電極との間に挟まれた液晶層に印加される電圧を調
節している。即ち、本発明においては、階調レベルを、
従来のように画素電極に印加される電圧の大きさで制御
するのではなく、データ電極に印加されるデータ電極の
電圧レベルが確定している期間の長さにより調節してい
る。従って、本発明においては、データ信号を出力する
信号処理回路における信号処理をデジタル処理によりす
ることができ、よって、従来は必要とされた駆動周波数
の高いアナログ信号を扱う信号供給回路、アナログメモ
リ、又はＤ／Ａ変換回路は不要となる。また、階調段階
をデータ信号の電圧が確定している時間により細かに設
定できるので、階調再現性を向上させることができる。
で一定の割合で電圧が変化する基準階調信号を画素電極
に印加し、階調レベルに応じた期間だけ電圧レベルが確
定し他の期間にはハイインピーダンス状態となるデータ
信号をデータ電極に供給することにより、画素電極とデ
ータ電極との間に挟まれた液晶層に印加される電圧を調
節している。即ち、本発明においては、階調レベルを、
従来のように画素電極に印加される電圧の大きさで制御
するのではなく、データ電極に印加されるデータ電極の
電圧レベルが確定している期間の長さにより調節してい
る。従って、本発明においては、データ信号を出力する
信号処理回路における信号処理をデジタル処理によりす
ることができ、よって、従来は必要とされた駆動周波数
の高いアナログ信号を扱う信号供給回路、アナログメモ
リ、又はＤ／Ａ変換回路は不要となる。また、階調段階
をデータ信号の電圧が確定している時間により細かに設
定できるので、階調再現性を向上させることができる。
【００１３】
【実施例】図１は、本発明に係る液晶表示装置の一実施
例の基本構成を示す図である。本実施例の液晶表示装置
には、互いに対向して配置された一対の基板（図示せ
ず）が備えられている。そして、一方の基板には、複数
行で複数列のマトリクス状に配置された画素電極３１
と、この画素電極３１のそれぞれに接続されているスイ
ッチング素子としてのアモルファスシリコン薄膜トラン
ジスタ（ＴＦＴ）３２と、行方向（図中、横方向）に延
び各行毎のＴＦＴに接続された複数行のゲートライン３
３と、列方向（図中、縦方向）に延び各列毎のＴＦＴに
接続された複数列のドレインライン３４とが備えられて
いる。また、上記一方の基板に対向する他方の基板に
は、画素電極３１に対向し且つ列方向に延びるように配
置されたデータ電極３５が備えられている。さらにま
た、画素電極３１とデータ電極３５との間（第一及び第
二の基板間でもある）には液晶層（図示せず）が備えら
れている。 さらに、本実施例の装置には、ゲートライ
ン３３の各々に一定のパルス幅の制御パルスを順に印加
する走査回路３６と、制御パルスがオン状態の期間内で
一定の割合で電圧が上昇又は下降する（走査信号の１垂
直周期ごとに極性が反転し、正極性の場合には上昇し、
負極性の場合には下降する）基準階調信号ＶＲＥＦをド
レインライン３４とＴＦＴ３２とを介して画素電極３１
に印加する基準階調信号回路３７と、データ電極３５に
階調レベルに応じた期間だけ電圧レベルが確定し他の期
間にはハイインピーダンス状態となるデータ信号ＶＤを
供給する信号供給回路３８とが備えられている。
例の基本構成を示す図である。本実施例の液晶表示装置
には、互いに対向して配置された一対の基板（図示せ
ず）が備えられている。そして、一方の基板には、複数
行で複数列のマトリクス状に配置された画素電極３１
と、この画素電極３１のそれぞれに接続されているスイ
ッチング素子としてのアモルファスシリコン薄膜トラン
ジスタ（ＴＦＴ）３２と、行方向（図中、横方向）に延
び各行毎のＴＦＴに接続された複数行のゲートライン３
３と、列方向（図中、縦方向）に延び各列毎のＴＦＴに
接続された複数列のドレインライン３４とが備えられて
いる。また、上記一方の基板に対向する他方の基板に
は、画素電極３１に対向し且つ列方向に延びるように配
置されたデータ電極３５が備えられている。さらにま
た、画素電極３１とデータ電極３５との間（第一及び第
二の基板間でもある）には液晶層（図示せず）が備えら
れている。 さらに、本実施例の装置には、ゲートライ
ン３３の各々に一定のパルス幅の制御パルスを順に印加
する走査回路３６と、制御パルスがオン状態の期間内で
一定の割合で電圧が上昇又は下降する（走査信号の１垂
直周期ごとに極性が反転し、正極性の場合には上昇し、
負極性の場合には下降する）基準階調信号ＶＲＥＦをド
レインライン３４とＴＦＴ３２とを介して画素電極３１
に印加する基準階調信号回路３７と、データ電極３５に
階調レベルに応じた期間だけ電圧レベルが確定し他の期
間にはハイインピーダンス状態となるデータ信号ＶＤを
供給する信号供給回路３８とが備えられている。
【００１４】図８は、本実施例の駆動方式を示すタイミ
ングチャートである。同図に示されるように、本実施例
の駆動方式では、走査信号ＶＧ１，…，ＶＧＮ（例え
ば、オン状態の電圧が１５Ｖ、オフ状態の電圧が０Ｖ）
が１水平周期ＴＨごとに順次シフトされて行き、これが
１垂直周期Ｔｖごとに繰り返される。画素電極３１に
は、基準階調信号回路３７からドレインライン３４及び
ＴＦＴ３２を介して基準階調信号ＶＲＥＦが印加され
る。基準階調信号ＶＲＥＦは１水平周期ＴＨ内で電圧が
時間とともに上昇又は下降するランプ波形であり、１垂
直周期Ｔｖ毎に基準電圧（例えば、６（Ｖ））に対して
極性が反転する。データ電極３５には階調レベルに応じ
た期間は一定の電圧を示し（例えば、６（Ｖ））、これ
以外の期間ははハイインピーダンス状態となるデータ信
号ＶＤが印加される。
ングチャートである。同図に示されるように、本実施例
の駆動方式では、走査信号ＶＧ１，…，ＶＧＮ（例え
ば、オン状態の電圧が１５Ｖ、オフ状態の電圧が０Ｖ）
が１水平周期ＴＨごとに順次シフトされて行き、これが
１垂直周期Ｔｖごとに繰り返される。画素電極３１に
は、基準階調信号回路３７からドレインライン３４及び
ＴＦＴ３２を介して基準階調信号ＶＲＥＦが印加され
る。基準階調信号ＶＲＥＦは１水平周期ＴＨ内で電圧が
時間とともに上昇又は下降するランプ波形であり、１垂
直周期Ｔｖ毎に基準電圧（例えば、６（Ｖ））に対して
極性が反転する。データ電極３５には階調レベルに応じ
た期間は一定の電圧を示し（例えば、６（Ｖ））、これ
以外の期間ははハイインピーダンス状態となるデータ信
号ＶＤが印加される。
【００１５】図９は、階調レベルに応じた電圧（ＶＩＤ
ＥＯ−Ａ，Ｂ，Ｃ）を持つアナログビデオ信号をデジタ
ルビデオ信号（１），（２），（３），（４）に変換す
るデジタルビデオ信号出力回路を示すブロック図であ
る。この回路においては、赤（Ｒ）、緑（Ｇ）、青
（Ｂ）のそれぞれのアナログビデオ信号は、Ａ／Ｄ変換
回路４１で、例えば４ビットのデジタル信号に変換され
てデータバッファ回路４２に入力され、データバッファ
回路４２により２つの４ビットデジタル信号であるデジ
タルビデオ信号（１），（２），（３），（４）として
信号供給回路３８に出力される。
ＥＯ−Ａ，Ｂ，Ｃ）を持つアナログビデオ信号をデジタ
ルビデオ信号（１），（２），（３），（４）に変換す
るデジタルビデオ信号出力回路を示すブロック図であ
る。この回路においては、赤（Ｒ）、緑（Ｇ）、青
（Ｂ）のそれぞれのアナログビデオ信号は、Ａ／Ｄ変換
回路４１で、例えば４ビットのデジタル信号に変換され
てデータバッファ回路４２に入力され、データバッファ
回路４２により２つの４ビットデジタル信号であるデジ
タルビデオ信号（１），（２），（３），（４）として
信号供給回路３８に出力される。
【００１６】図１０は、信号供給回路３８を４つのブロ
ックに分割した場合を示すブロック図であり、信号供給
回路３８（（１），（２），（３），（４））のそれぞ
れに上記デジタルビデオ信号（１），（２），（３），
（４）が入力される。
ックに分割した場合を示すブロック図であり、信号供給
回路３８（（１），（２），（３），（４））のそれぞ
れに上記デジタルビデオ信号（１），（２），（３），
（４）が入力される。
【００１７】図１１は、本実施例の信号処理回路３８の
構成を示すブロック図である。上記データバッファ回路
４２から出力される２つの４ビットデジタルビデオ信号
は、それぞれ端子ＤＯ０，ＤＯ２，ＤＯ３及びＤＥ０，
ＤＥ１，ＤＥ２，ＤＥ３に入力される。入力されたデジ
タルビデオ信号は、スタートパルスＳＴＡ入力後に、ク
ロックパルスＣＰに同期してそれぞれシフトレジスタ４
３，４４に順次シフト（クロックパルスＣＰが１パルス
で２つの４ビットデジタルビデオ信号がシフトされる）
される。所定の画素数分のデータシフトが完了すると、
ロード信号ＬＯＡＤが入力し、シフトレジスタ４３，４
４に格納された表示データがラッチ回路４５にラッチさ
れる。ラッチされた４ビットデジタルビデオ信号は、階
調制御部４６に入力され、入力された４ビットデジタル
信号（１６進数で０〜Ｆ）とクロック生成回路４７から
階調制御部４６に入力される階調クロックＣＰＧとでパ
ルス幅が決まる信号をドライバ４８に出力する。
構成を示すブロック図である。上記データバッファ回路
４２から出力される２つの４ビットデジタルビデオ信号
は、それぞれ端子ＤＯ０，ＤＯ２，ＤＯ３及びＤＥ０，
ＤＥ１，ＤＥ２，ＤＥ３に入力される。入力されたデジ
タルビデオ信号は、スタートパルスＳＴＡ入力後に、ク
ロックパルスＣＰに同期してそれぞれシフトレジスタ４
３，４４に順次シフト（クロックパルスＣＰが１パルス
で２つの４ビットデジタルビデオ信号がシフトされる）
される。所定の画素数分のデータシフトが完了すると、
ロード信号ＬＯＡＤが入力し、シフトレジスタ４３，４
４に格納された表示データがラッチ回路４５にラッチさ
れる。ラッチされた４ビットデジタルビデオ信号は、階
調制御部４６に入力され、入力された４ビットデジタル
信号（１６進数で０〜Ｆ）とクロック生成回路４７から
階調制御部４６に入力される階調クロックＣＰＧとでパ
ルス幅が決まる信号をドライバ４８に出力する。
【００１８】図１２は、４ビットデジタル信号（１６進
数で０〜Ｆ）と階調クロックＣＰＧと階調制御部４６の
出力信号パルスとの関係を示す階調タイミングチャート
である。この場合には、ロード信号ＬＯＡＤが階調制御
部４６のリセット信号ともなっており、ロード信号によ
り、階調信号出力はハイレベル“Ｈ”となる。次に、階
調制御部４６に１６進表示で４ビットデジタル信号が入
力されると、第１パルス目の階調クロックＣＰＧでロー
レベル“Ｌ”となる。階調制御部４６に１６進数で
“１”ビットデジタル信号が入力される場合は、第２パ
ルス目の階調クロックＣＰＧで、階調信号出力は、ロー
レベルとなる。他の４ビットデジタル信号の場合につい
ても同様で、例えば１６進数で“Ｆ”の４ビットデジタ
ル信号の場合、第１６パルス目の階調クロックＣＰＧ
で、階調信号出力はローレベルとなる。以上のようにし
て得られた階調信号出力は、液晶駆動用ドライバ４６に
入力され、階調信号出力がハイレベルの時に６（Ｖ）、
ローレベルの時にハイインピーダンス出力となる信号を
データ出力端子ＶＳ１，…，ＶＳ８０より出力する（デ
ータ出力期間）。この信号供給回路３８では、デジタル
信号だけを扱えば良くラッチ回路４５にデジタルビデオ
信号をラッチすれば、次のデジタルビデオ信号をシフト
レジスタ４３，４４に入力できる。従って、１水平周期
内でデータシフトとデータ出力を同時に行うことがで
き、１水平周期を６３．５μｓ、水平方向の画素数を６
４０×３＝１９２０画素とすれば、ＣＰＨの周波数を
（１９２０÷４÷２）／６３．５＝３．８（ＭＨz ）低
く抑えることができる。
数で０〜Ｆ）と階調クロックＣＰＧと階調制御部４６の
出力信号パルスとの関係を示す階調タイミングチャート
である。この場合には、ロード信号ＬＯＡＤが階調制御
部４６のリセット信号ともなっており、ロード信号によ
り、階調信号出力はハイレベル“Ｈ”となる。次に、階
調制御部４６に１６進表示で４ビットデジタル信号が入
力されると、第１パルス目の階調クロックＣＰＧでロー
レベル“Ｌ”となる。階調制御部４６に１６進数で
“１”ビットデジタル信号が入力される場合は、第２パ
ルス目の階調クロックＣＰＧで、階調信号出力は、ロー
レベルとなる。他の４ビットデジタル信号の場合につい
ても同様で、例えば１６進数で“Ｆ”の４ビットデジタ
ル信号の場合、第１６パルス目の階調クロックＣＰＧ
で、階調信号出力はローレベルとなる。以上のようにし
て得られた階調信号出力は、液晶駆動用ドライバ４６に
入力され、階調信号出力がハイレベルの時に６（Ｖ）、
ローレベルの時にハイインピーダンス出力となる信号を
データ出力端子ＶＳ１，…，ＶＳ８０より出力する（デ
ータ出力期間）。この信号供給回路３８では、デジタル
信号だけを扱えば良くラッチ回路４５にデジタルビデオ
信号をラッチすれば、次のデジタルビデオ信号をシフト
レジスタ４３，４４に入力できる。従って、１水平周期
内でデータシフトとデータ出力を同時に行うことがで
き、１水平周期を６３．５μｓ、水平方向の画素数を６
４０×３＝１９２０画素とすれば、ＣＰＨの周波数を
（１９２０÷４÷２）／６３．５＝３．８（ＭＨz ）低
く抑えることができる。
【００１９】図１３は、液晶層に印加される電圧ＶＬＣ
を説明するためのタイムチャートである。制御パルスＶ
Ｇはオン状態が１５（Ｖ）で、オフ状態が０（Ｖ）であ
り、基準電圧波形ＶＲＥＦは制御パルスＶＧがオン状態
の期間内（１水平周期ＴＨ）内において一定の割合（勾
配）で電圧が上昇し制御パルスＶＧがオフ状態になるの
と同時に電圧をＶＲＥＦ（０）に落とすランプ波形を示
す。データ電極ＶＤはこの１水平周期ＴＨ内において階
調レベルに応じた期間ｔ１だけ電圧確定状態となり（例
えば６（Ｖ））それ以外の期間ｔ２にはハイインピーダ
ンス状態になる。従って、液晶層に印加される電圧Ｖ
ＬＣはＶＲＥＦ−ＶＤになり、蓄積電荷Ｑは、液晶層の
電気容量をＣとすると、Ｑ＝Ｃ（ＶＲＥＦ−ＶＤ）とな
る。このようにＴＦＴがオン状態であっても、データ信
号ＶＤがハイインピーダンス状態であるため、期間ｔ１
で蓄積された電荷がデータ電極に保存され、期間ｔ２に
おいても液晶層に印加される電圧は期間ｔ１で決まった
電圧となる。その後、走査信号ＶＧはオフ状態（例えば
０（Ｖ））となるが、このオフ期間ｔ３ではＴＦＴもオ
フ状態であるため、期間ｔ１において液晶層に蓄積され
た電荷Ｑは保持され、その結果、液晶層に印加される電
圧ＶＬＣは期間ｔ１で決まった電圧に維持される。１水
平周期内における経過時間をｔ′とし、時刻ｔ′におけ
る基準階調信号の電圧値をＶＲＥＦ（ｔ′）とすると、
信号供給回路から出力されるデータ信号の電圧確定パル
ス幅がｔ１である場合の液晶印加電圧ＶＬＣはＶＲＥＦ
（ｔ１）−６（Ｖ）となる。従って、基準階調信号Ｖ
ＲＥＦとパルス幅ｔ１、すなわち階調クロックＣＰＧの
タイミングとの組み合わせで液晶に印加される電圧を、
それぞれの階調レベル（０〜Ｆ）毎に自由に設定でき
る。
を説明するためのタイムチャートである。制御パルスＶ
Ｇはオン状態が１５（Ｖ）で、オフ状態が０（Ｖ）であ
り、基準電圧波形ＶＲＥＦは制御パルスＶＧがオン状態
の期間内（１水平周期ＴＨ）内において一定の割合（勾
配）で電圧が上昇し制御パルスＶＧがオフ状態になるの
と同時に電圧をＶＲＥＦ（０）に落とすランプ波形を示
す。データ電極ＶＤはこの１水平周期ＴＨ内において階
調レベルに応じた期間ｔ１だけ電圧確定状態となり（例
えば６（Ｖ））それ以外の期間ｔ２にはハイインピーダ
ンス状態になる。従って、液晶層に印加される電圧Ｖ
ＬＣはＶＲＥＦ−ＶＤになり、蓄積電荷Ｑは、液晶層の
電気容量をＣとすると、Ｑ＝Ｃ（ＶＲＥＦ−ＶＤ）とな
る。このようにＴＦＴがオン状態であっても、データ信
号ＶＤがハイインピーダンス状態であるため、期間ｔ１
で蓄積された電荷がデータ電極に保存され、期間ｔ２に
おいても液晶層に印加される電圧は期間ｔ１で決まった
電圧となる。その後、走査信号ＶＧはオフ状態（例えば
０（Ｖ））となるが、このオフ期間ｔ３ではＴＦＴもオ
フ状態であるため、期間ｔ１において液晶層に蓄積され
た電荷Ｑは保持され、その結果、液晶層に印加される電
圧ＶＬＣは期間ｔ１で決まった電圧に維持される。１水
平周期内における経過時間をｔ′とし、時刻ｔ′におけ
る基準階調信号の電圧値をＶＲＥＦ（ｔ′）とすると、
信号供給回路から出力されるデータ信号の電圧確定パル
ス幅がｔ１である場合の液晶印加電圧ＶＬＣはＶＲＥＦ
（ｔ１）−６（Ｖ）となる。従って、基準階調信号Ｖ
ＲＥＦとパルス幅ｔ１、すなわち階調クロックＣＰＧの
タイミングとの組み合わせで液晶に印加される電圧を、
それぞれの階調レベル（０〜Ｆ）毎に自由に設定でき
る。
【００２０】図１４は、液晶の動作を説明するための等
価回路図である。同図（ａ）は図１３の期間ｔ１の場合
を示し、ＴＦＴがオンでありデータ電極にデータ信号Ｖ
Ｄが印加されている場合を示し、同図（ｂ）はＴＦＴが
オンでありデータ電極がハイインピーダンス状態にある
場合を示し、同図（ｃ）はＴＦＴがオフである場合を示
す。
価回路図である。同図（ａ）は図１３の期間ｔ１の場合
を示し、ＴＦＴがオンでありデータ電極にデータ信号Ｖ
Ｄが印加されている場合を示し、同図（ｂ）はＴＦＴが
オンでありデータ電極がハイインピーダンス状態にある
場合を示し、同図（ｃ）はＴＦＴがオフである場合を示
す。
【００２１】以上説明したように、本実施例において
は、制御パルスＶＧがオンの期間内で一定の割合で電圧
が上昇又は降下する基準階調信号ＶＲＥＦを画素電極３
１に印加し、階調レベルに応じた期間だけ電圧レベルが
確定し他の期間にはハイインピーダンス状態となるデー
タ信号ＶＤをデータ電極３５に供給することにより、画
素電極３１とデータ電極３５との間に挟まれた液晶層に
印加される電圧を調節している。即ち、本実施例におい
ては、階調レベルを、従来のように画素電極に印加され
る電圧の大きさで制御するのではなく、データ電極３５
に印加される電圧レベルが確定している期間の長さによ
り調節している。従って、本実施例においては、データ
信号ＶＤを出力する信号処理回路３８における信号処理
をデジタル処理によりすることができ、よって、従来は
必要とされた駆動周波数の高いアナログ信号を扱う信号
供給回路、高速のアナログメモリ、又はＤ／Ａ変換回路
は不要となる。また、階調段階をデータ信号ＶＤの電圧
が確定している時間により細かに設定できるので、階調
再現性を向上させることができる。
は、制御パルスＶＧがオンの期間内で一定の割合で電圧
が上昇又は降下する基準階調信号ＶＲＥＦを画素電極３
１に印加し、階調レベルに応じた期間だけ電圧レベルが
確定し他の期間にはハイインピーダンス状態となるデー
タ信号ＶＤをデータ電極３５に供給することにより、画
素電極３１とデータ電極３５との間に挟まれた液晶層に
印加される電圧を調節している。即ち、本実施例におい
ては、階調レベルを、従来のように画素電極に印加され
る電圧の大きさで制御するのではなく、データ電極３５
に印加される電圧レベルが確定している期間の長さによ
り調節している。従って、本実施例においては、データ
信号ＶＤを出力する信号処理回路３８における信号処理
をデジタル処理によりすることができ、よって、従来は
必要とされた駆動周波数の高いアナログ信号を扱う信号
供給回路、高速のアナログメモリ、又はＤ／Ａ変換回路
は不要となる。また、階調段階をデータ信号ＶＤの電圧
が確定している時間により細かに設定できるので、階調
再現性を向上させることができる。
【００２２】尚、上記実施例においては、信号処理回路
３８において階調制御部４６から出力される階調制御信
号を図１２に示されるようにしたが、本発明はこれには
限定されない。図１５は階調制御部の出力信号の他の例
を示す階調タイムチャートであり、この図に示すように
パルス幅が一定の信号を各デジタルビデオ信号に応じた
タイミングで出力するように構成しても同様の機能が得
られる。
３８において階調制御部４６から出力される階調制御信
号を図１２に示されるようにしたが、本発明はこれには
限定されない。図１５は階調制御部の出力信号の他の例
を示す階調タイムチャートであり、この図に示すように
パルス幅が一定の信号を各デジタルビデオ信号に応じた
タイミングで出力するように構成しても同様の機能が得
られる。
【００２３】また、上記実施例では基準階調信号Ｖ
ＲＥＦをランプ波形状としたが本発明はこれには限定さ
れない。図１６は電圧が階段状に上昇する波形を示し、
図１７は電圧が一定の割合で順に上昇するパルス状波形
を示しているが、これらの波形をランプ波形に代えて用
いてもよい。
ＲＥＦをランプ波形状としたが本発明はこれには限定さ
れない。図１６は電圧が階段状に上昇する波形を示し、
図１７は電圧が一定の割合で順に上昇するパルス状波形
を示しているが、これらの波形をランプ波形に代えて用
いてもよい。
【００２４】さらに、上記実施例においては、図１に示
されるように、ゲートライン３３とドレインライン３４
が交差する場合について説明したが本発明はこれには限
定されない。図１８はドレインラインをゲートラインと
平行に配置させた場合を示す図であり、図１に対応する
構成には同一の符号を付している。本発明はこのように
構成しても図１の場合と同様に機能させることができ、
さらにゲートライン３３とドレインライン３４が交差し
ていないので、両ラインがショートするおそれがなく、
また、表示面の平坦度においては図１の場合より優れて
いる。
されるように、ゲートライン３３とドレインライン３４
が交差する場合について説明したが本発明はこれには限
定されない。図１８はドレインラインをゲートラインと
平行に配置させた場合を示す図であり、図１に対応する
構成には同一の符号を付している。本発明はこのように
構成しても図１の場合と同様に機能させることができ、
さらにゲートライン３３とドレインライン３４が交差し
ていないので、両ラインがショートするおそれがなく、
また、表示面の平坦度においては図１の場合より優れて
いる。
【００２５】
【発明の効果】以上説明したように、本発明において
は、階調レベルを、データ電極に印加されるデータ電極
の電圧レベルが確定している期間の長さにより調節して
いるので、従来は必要とされた駆動周波数の高いアナロ
グ信号を扱う信号供給回路、高速のアナログメモリ、又
はＤ／Ａ変換回路を不要とすることができ、コスト面で
有利である。また、階調段階を細かに設定できるので、
階調再現性を向上させることができる。
は、階調レベルを、データ電極に印加されるデータ電極
の電圧レベルが確定している期間の長さにより調節して
いるので、従来は必要とされた駆動周波数の高いアナロ
グ信号を扱う信号供給回路、高速のアナログメモリ、又
はＤ／Ａ変換回路を不要とすることができ、コスト面で
有利である。また、階調段階を細かに設定できるので、
階調再現性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る液晶表示装置の一実施例の基本構
成を示す図である。
成を示す図である。
【図２】従来の液晶表示装置の基本構成を示す図であ
る。
る。
【図３】従来の駆動方式を示すタイミングチャートであ
る。
る。
【図４】画素電極と共通電極との間に印加される電圧と
液晶の相対透過率の関係を示すグラフである。
液晶の相対透過率の関係を示すグラフである。
【図５】従来の信号供給回路に階調レベルに応じた電圧
を持つビデオ出力を与える従来のビデオ信号処理回路を
示すブロック図である。
を持つビデオ出力を与える従来のビデオ信号処理回路を
示すブロック図である。
【図６】従来の信号供給回路の構成の一例を示すブロッ
ク図である。
ク図である。
【図７】従来の信号供給回路を４つのブロックに分割し
た場合を示す図である。
た場合を示す図である。
【図８】本実施例の駆動方式を示すタイミングチャート
である。
である。
【図９】本実施例において階調レベルに応じた電圧を持
つ信号をデジタルビデオ信号（１），（２），（３），
（４）に変換する回路を示すブロック図である。
つ信号をデジタルビデオ信号（１），（２），（３），
（４）に変換する回路を示すブロック図である。
【図１０】本実施例の信号供給回路を４つのブロックに
分割した場合を示すブロック図である。
分割した場合を示すブロック図である。
【図１１】本実施例の信号処理回路の構成を示すブロッ
ク図である。
ク図である。
【図１２】本実施例の４ビットデジタル信号と階調クロ
ックＣＰＧと階調制御部の出力信号パルスとの関係を示
す階調タイミングチャートである。
ックＣＰＧと階調制御部の出力信号パルスとの関係を示
す階調タイミングチャートである。
【図１３】本実施例の液晶層に印加される電圧ＶＬＣを
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図１４】本実施例の液晶層の動作を説明するための等
価回路図である。
価回路図である。
【図１５】信号供給回路の階調制御部が一定のパルス幅
で、各デジタルビデオ信号に応じたタイミングで出力す
る場合を示す図である。
で、各デジタルビデオ信号に応じたタイミングで出力す
る場合を示す図である。
【図１６】基準階調信号電圧が階段状に上昇する波形を
示す図である。
示す図である。
【図１７】基準階調信号電圧が一定の割合で順に上昇す
るパルス状波形を示す図である。
るパルス状波形を示す図である。
【図１８】ドレインラインをゲートラインと平行に配置
した装置の基本構成を示す図である。
した装置の基本構成を示す図である。
３１ 画素電極 ３２ 薄膜トランジスタ（ＴＦＴ） ３３ ゲートライン ３４ ドレインライン ３５ データ電極 ３６ 走査回路 ３７ 基準階調信号回路 ３８ 信号供給回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 千葉 巳生 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭63−305391（ＪＰ，Ａ) 特開 平１−289918（ＪＰ，Ａ) 特開 平２−1822（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 互いに対向して配置された第一及び第二
の基板と、 上記第一の基板上に複数行で複数列のマトリクス状に配
置された画素電極と、 上記画素電極のそれぞれに１つずつ接続されており、上
記画素電極のそれぞれに印加される電圧をオンオフする
複数行で複数列のスイッチング素子と、 上記各行毎のスイッチング素子に接続され、上記スイッ
チング素子を各行毎にオンオフする複数行のゲートライ
ンと、 上記複数行で複数列のスイッチング素子に接続されたド
レインラインと、 上記第二の基板上に上記画素電極に対向し且つ上記列方
向に延びるように配置された複数列のデータ電極と、 上記画素電極と上記データ電極との間に備えられた液晶
層と、 上記複数行のゲートラインの各行毎に順に一定のパルス
幅の制御パルスを印加する走査回路とを有する液晶表示
装置において、 上記制御パルスがオンの期間内で一定の割合で電圧が変
化する基準階調信号を上記ドレインラインと各行毎の上
記スイッチング素子とを介して各行毎の上記画素電極に
印加する基準階調信号回路と、上記制御パルスがオンの期間毎に、上記制御パルスがオ
ンになった時点から階調レベルに応じた期間が経過する
時点までは 電圧レベルを一定の値に確定し、上記階調レ
ベルに応じた期間が経過した時点から上記制御パルスが
オンである期間が終了する時点まではハイインピーダン
ス状態となるデータ信号を上記複数列のデータ電極のそ
れぞれに供給する信号供給回路とを有し、 各画素毎の階調レベルが、当該画素の画素電極に対向す
るデータ電極に印加されるデータ信号の電圧レベルが一
定の値に確定される期間で制御される ことを特徴とする
液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401945A JP2718835B2 (ja) | 1990-12-13 | 1990-12-13 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401945A JP2718835B2 (ja) | 1990-12-13 | 1990-12-13 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04214594A JPH04214594A (ja) | 1992-08-05 |
| JP2718835B2 true JP2718835B2 (ja) | 1998-02-25 |
Family
ID=18511762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401945A Expired - Fee Related JP2718835B2 (ja) | 1990-12-13 | 1990-12-13 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718835B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3367808B2 (ja) * | 1995-06-19 | 2003-01-20 | シャープ株式会社 | 表示パネルの駆動方法および装置 |
| US5828357A (en) * | 1996-03-27 | 1998-10-27 | Sharp Kabushiki Kaisha | Display panel driving method and display apparatus |
| JP2007047348A (ja) * | 2005-08-09 | 2007-02-22 | Sanyo Epson Imaging Devices Corp | 電気光学装置、駆動方法および電子機器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305391A (ja) * | 1987-06-05 | 1988-12-13 | 富士通株式会社 | アクティブマトリクス型液晶表示装置の駆動方法 |
| JPH01289918A (ja) * | 1988-05-17 | 1989-11-21 | Mitsubishi Electric Corp | アクティブマトリックス型液晶表示装置とその駆動方法 |
| JPH021822A (ja) * | 1988-06-13 | 1990-01-08 | Fujitsu Ltd | アクティブマトリクス型液晶表示装置 |
-
1990
- 1990-12-13 JP JP2401945A patent/JP2718835B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04214594A (ja) | 1992-08-05 |
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|---|---|---|---|
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