JP2718835B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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Description
型液晶表示装置の階調駆動方式の改良に関するものであ
る。
液晶表示装置の基本構成を示す図である。同図に示され
るように、従来の装置には、液晶層(図示せず)に電界
を加える画素電極1と、走査回路2から走査信号が供給
されるゲートライン3と、信号供給回路4から走査信号
の1垂直周期毎に極性を反転させるデータ信号が供給さ
れるドレインライン5と、走査信号がオン状態のときに
データ信号を画素電極1に供給する薄膜トランジスタ
(TFT)6とが備えられている。また、この装置に
は、画素電極1に液晶層を挟んで対向配置された共通電
極7と、この共通電極7に一定の電圧を印加する対向電
極電圧回路8とが備えられている。
チャートである。同図に示されるように、この駆動方式
では、走査信号Vg1,…,VgN(例えば、オン状態
の電圧が15V、オフ状態の電圧が0V)が1水平周期
THごとに順次シフトされて行き、これが1垂直周期T
vごとに繰り返される。そして、データ信号Vdは、共
通電極7に印加される共通電圧(一定値)に対して階調
レベルに応じた大きさであって、1垂直周期ごとに極性
が反転する電圧を持つ。尚、図4は画素電極と共通電極
との間に印加される電圧と液晶の相対透過率の関係を示
すグラフであり、Vthは液晶層が透過性を持ち始める
しきい値電圧、Vsatは相対透過率が飽和するときの
飽和電圧を示す。
に応じた電圧を持つビデオ出力VIDEO−A,B,C
を与える従来のビデオ信号処理回路を示すブロック図で
ある。この回路においては、赤(R)、緑(G)、青
(B)のそれぞれのアナログビデオ信号が、アンプ10
で増幅され、その後、位相分割回路11で正極性と負極
性のビデオ信号に変換される。そして、フリップフロッ
プ(F/F)回路13の出力に基づいて出力切り換え回
路12により決められる極性のビデオ信号VIDEO−
A,B,Cが出力される。また、このビデオ信号処理回
路においては、ビデオ信号VIDEO−A,B,Cの各
々の極性における最大振幅が液晶電気光学特性の透過率
が立ち上がるしきい値Vthと透過率が飽和する飽和電
圧Vsatとの差ΔVに対応するようにコントラストを
調整し、ビデオ信号VIDEO−A,B,Cの最小階調
レベルの電圧が、共通電圧を基準としてVthとなるよ
うにブライトネスを調整していた。
を示すブロック図である。この回路では、水平走査スタ
ートパルスSTHの入力後、水平シフトクロックCPH
によりシフトレジスタ14に順次シフトされるオン信号
がレベルシフタ15を介してスイッチ16に印加され、
このレベルシフタ15からのオン信号によりスイッチ1
6がオンとなっている間にサンプルホールド回路として
のコンデンサ17にアナログのビデオ信号VIDEO−
A,B,Cに比例した量の電荷が蓄積される。そして、
この電荷に比例した電圧が出力イネーブル信号OEがオ
ンの間にバッファ18を介して端子VS1,…,VS
60からドレインラインに印加される。尚、19はバッ
ファの電源回路である。
来の装置によりサンプルホールド動作を行うには、駆動
周波数の高いアナログ信号を扱うことができる信号供給
回路が必要となり、このような回路は非常に高価である
という問題があった。例えば、データ出力動作の1水平
周期が63.5μs、データ出力期間が10μs、水平
方向の画素数が1920画素(=640×3)の場合に
は、サンプルホールド期間が53.5μs(=63.5
μs−10μs)であるから水平シフトクロックCPH
への入力クロックの周波数を36MHz(=1920画
素/53.5μs)と非常に高くしなければならなかっ
た。
割して駆動周波数を1/4(9MHz)にすることも考
えられるが、4つの信号供給回路のそれぞれにR,G,
Bのアナログビデオ信号を供給するためには、アナログ
ビデオ信号処理回路の後段に12MHz(=640画素
/53.5μs)という高速のアナログメモリが必要と
なるので、コスト高は避けられなかった。尚、図7は信
号供給回路を4つのブロックに分割した場合を示す図で
あり、ドレインライン5を順にそれぞれの信号処理回路
(1),(2),(3),(4)に接続した場合を示し
ている。
メモリを用いて上記処理をすることも考えられるが、こ
の場合にはA/D変換回路とD/A変換回路とが必要と
なるため、やはり構成が複雑になるという問題があっ
た。
装置では、ビデオ信号電圧に比例して液晶の相対透過率
が変化しない(図4のように変化する)ので、暗いレベ
ルの表示では階調表示が十分再現されず、明るいレベル
の表示では階調表示が飽和してしまうという問題があっ
た。
術の課題を解決するためになされたものであり、その目
的とするところは、構成が簡単で価格を低く抑えること
ができ、さらに階調再現性に優れた液晶表示装置を提供
することにある。
置は、互いに対向して配置された第一及び第二の基板
と、上記第一の基板上に複数行で複数列のマトリクス状
に配置された画素電極と、上記画素電極のそれぞれに1
つずつ接続されており、上記画素電極のそれぞれに印加
される電圧をオンオフする複数行で複数列のスイッチン
グ素子と、上記各行毎のスイッチング素子に接続され、
上記スイッチング素子を各行毎にオンオフする複数行の
ゲートラインと、上記複数行で複数列のスイッチング素
子に接続されたドレインラインと、上記第二の基板上に
上記画素電極に対向し且つ上記列方向に延びるように配
置された複数列のデータ電極と、上記画素電極と上記デ
ータ電極との間に備えられた液晶層と、上記複数行のゲ
ートラインの各行毎に順に一定のパルス幅の制御パルス
を印加する走査回路とを有する装置であって、上記制御
パルスがオンの期間内で一定の割合で電圧が変化する基
準階調信号を上記ドレインラインと各行毎の上記スイッ
チング素子とを介して各行毎の上記画素電極に印加する
基準階調信号回路と、上記制御パルスがオンの期間毎
に、上記制御パルスがオンになった時点から階調レベル
に応じた期間が経過する時点までは電圧レベルを一定の
値に確定し、上記階調レベルに応じた期間が経過した時
点から上記制御パルスがオンである期間が終了する時点
まではハイインピーダンス状態となるデータ信号を上記
複数列のデータ電極のそれぞれに供給する信号供給回路
とを有し、各画素毎の階調レベルが、当該画素の画素電
極に対向するデータ電極に印加されるデータ信号の電圧
レベルが一定の値に確定される期間で制御されるように
構成される。
で一定の割合で電圧が変化する基準階調信号を画素電極
に印加し、階調レベルに応じた期間だけ電圧レベルが確
定し他の期間にはハイインピーダンス状態となるデータ
信号をデータ電極に供給することにより、画素電極とデ
ータ電極との間に挟まれた液晶層に印加される電圧を調
節している。即ち、本発明においては、階調レベルを、
従来のように画素電極に印加される電圧の大きさで制御
するのではなく、データ電極に印加されるデータ電極の
電圧レベルが確定している期間の長さにより調節してい
る。従って、本発明においては、データ信号を出力する
信号処理回路における信号処理をデジタル処理によりす
ることができ、よって、従来は必要とされた駆動周波数
の高いアナログ信号を扱う信号供給回路、アナログメモ
リ、又はD/A変換回路は不要となる。また、階調段階
をデータ信号の電圧が確定している時間により細かに設
定できるので、階調再現性を向上させることができる。
例の基本構成を示す図である。本実施例の液晶表示装置
には、互いに対向して配置された一対の基板(図示せ
ず)が備えられている。そして、一方の基板には、複数
行で複数列のマトリクス状に配置された画素電極31
と、この画素電極31のそれぞれに接続されているスイ
ッチング素子としてのアモルファスシリコン薄膜トラン
ジスタ(TFT)32と、行方向(図中、横方向)に延
び各行毎のTFTに接続された複数行のゲートライン3
3と、列方向(図中、縦方向)に延び各列毎のTFTに
接続された複数列のドレインライン34とが備えられて
いる。また、上記一方の基板に対向する他方の基板に
は、画素電極31に対向し且つ列方向に延びるように配
置されたデータ電極35が備えられている。さらにま
た、画素電極31とデータ電極35との間(第一及び第
二の基板間でもある)には液晶層(図示せず)が備えら
れている。 さらに、本実施例の装置には、ゲートライ
ン33の各々に一定のパルス幅の制御パルスを順に印加
する走査回路36と、制御パルスがオン状態の期間内で
一定の割合で電圧が上昇又は下降する(走査信号の1垂
直周期ごとに極性が反転し、正極性の場合には上昇し、
負極性の場合には下降する)基準階調信号VREFをド
レインライン34とTFT32とを介して画素電極31
に印加する基準階調信号回路37と、データ電極35に
階調レベルに応じた期間だけ電圧レベルが確定し他の期
間にはハイインピーダンス状態となるデータ信号VDを
供給する信号供給回路38とが備えられている。
ングチャートである。同図に示されるように、本実施例
の駆動方式では、走査信号VG1,…,VGN(例え
ば、オン状態の電圧が15V、オフ状態の電圧が0V)
が1水平周期THごとに順次シフトされて行き、これが
1垂直周期Tvごとに繰り返される。画素電極31に
は、基準階調信号回路37からドレインライン34及び
TFT32を介して基準階調信号VREFが印加され
る。基準階調信号VREFは1水平周期TH内で電圧が
時間とともに上昇又は下降するランプ波形であり、1垂
直周期Tv毎に基準電圧(例えば、6(V))に対して
極性が反転する。データ電極35には階調レベルに応じ
た期間は一定の電圧を示し(例えば、6(V))、これ
以外の期間ははハイインピーダンス状態となるデータ信
号VDが印加される。
EO−A,B,C)を持つアナログビデオ信号をデジタ
ルビデオ信号(1),(2),(3),(4)に変換す
るデジタルビデオ信号出力回路を示すブロック図であ
る。この回路においては、赤(R)、緑(G)、青
(B)のそれぞれのアナログビデオ信号は、A/D変換
回路41で、例えば4ビットのデジタル信号に変換され
てデータバッファ回路42に入力され、データバッファ
回路42により2つの4ビットデジタル信号であるデジ
タルビデオ信号(1),(2),(3),(4)として
信号供給回路38に出力される。
ックに分割した場合を示すブロック図であり、信号供給
回路38((1),(2),(3),(4))のそれぞ
れに上記デジタルビデオ信号(1),(2),(3),
(4)が入力される。
構成を示すブロック図である。上記データバッファ回路
42から出力される2つの4ビットデジタルビデオ信号
は、それぞれ端子DO0,DO2,DO3及びDE0,
DE1,DE2,DE3に入力される。入力されたデジ
タルビデオ信号は、スタートパルスSTA入力後に、ク
ロックパルスCPに同期してそれぞれシフトレジスタ4
3,44に順次シフト(クロックパルスCPが1パルス
で2つの4ビットデジタルビデオ信号がシフトされる)
される。所定の画素数分のデータシフトが完了すると、
ロード信号LOADが入力し、シフトレジスタ43,4
4に格納された表示データがラッチ回路45にラッチさ
れる。ラッチされた4ビットデジタルビデオ信号は、階
調制御部46に入力され、入力された4ビットデジタル
信号(16進数で0〜F)とクロック生成回路47から
階調制御部46に入力される階調クロックCPGとでパ
ルス幅が決まる信号をドライバ48に出力する。
数で0〜F)と階調クロックCPGと階調制御部46の
出力信号パルスとの関係を示す階調タイミングチャート
である。この場合には、ロード信号LOADが階調制御
部46のリセット信号ともなっており、ロード信号によ
り、階調信号出力はハイレベル“H”となる。次に、階
調制御部46に16進表示で4ビットデジタル信号が入
力されると、第1パルス目の階調クロックCPGでロー
レベル“L”となる。階調制御部46に16進数で
“1”ビットデジタル信号が入力される場合は、第2パ
ルス目の階調クロックCPGで、階調信号出力は、ロー
レベルとなる。他の4ビットデジタル信号の場合につい
ても同様で、例えば16進数で“F”の4ビットデジタ
ル信号の場合、第16パルス目の階調クロックCPG
で、階調信号出力はローレベルとなる。以上のようにし
て得られた階調信号出力は、液晶駆動用ドライバ46に
入力され、階調信号出力がハイレベルの時に6(V)、
ローレベルの時にハイインピーダンス出力となる信号を
データ出力端子VS1,…,VS80より出力する(デ
ータ出力期間)。この信号供給回路38では、デジタル
信号だけを扱えば良くラッチ回路45にデジタルビデオ
信号をラッチすれば、次のデジタルビデオ信号をシフト
レジスタ43,44に入力できる。従って、1水平周期
内でデータシフトとデータ出力を同時に行うことがで
き、1水平周期を63.5μs、水平方向の画素数を6
40×3=1920画素とすれば、CPHの周波数を
(1920÷4÷2)/63.5=3.8(MHz )低
く抑えることができる。
を説明するためのタイムチャートである。制御パルスV
Gはオン状態が15(V)で、オフ状態が0(V)であ
り、基準電圧波形VREFは制御パルスVGがオン状態
の期間内(1水平周期TH)内において一定の割合(勾
配)で電圧が上昇し制御パルスVGがオフ状態になるの
と同時に電圧をVREF(0)に落とすランプ波形を示
す。データ電極VDはこの1水平周期TH内において階
調レベルに応じた期間t1だけ電圧確定状態となり(例
えば6(V))それ以外の期間t2にはハイインピーダ
ンス状態になる。従って、液晶層に印加される電圧V
LCはVREF−VDになり、蓄積電荷Qは、液晶層の
電気容量をCとすると、Q=C(VREF−VD)とな
る。このようにTFTがオン状態であっても、データ信
号VDがハイインピーダンス状態であるため、期間t1
で蓄積された電荷がデータ電極に保存され、期間t2に
おいても液晶層に印加される電圧は期間t1で決まった
電圧となる。その後、走査信号VGはオフ状態(例えば
0(V))となるが、このオフ期間t3ではTFTもオ
フ状態であるため、期間t1において液晶層に蓄積され
た電荷Qは保持され、その結果、液晶層に印加される電
圧VLCは期間t1で決まった電圧に維持される。1水
平周期内における経過時間をt′とし、時刻t′におけ
る基準階調信号の電圧値をVREF(t′)とすると、
信号供給回路から出力されるデータ信号の電圧確定パル
ス幅がt1である場合の液晶印加電圧VLCはVREF
(t1)−6(V)となる。従って、基準階調信号V
REFとパルス幅t1、すなわち階調クロックCPGの
タイミングとの組み合わせで液晶に印加される電圧を、
それぞれの階調レベル(0〜F)毎に自由に設定でき
る。
価回路図である。同図(a)は図13の期間t1の場合
を示し、TFTがオンでありデータ電極にデータ信号V
Dが印加されている場合を示し、同図(b)はTFTが
オンでありデータ電極がハイインピーダンス状態にある
場合を示し、同図(c)はTFTがオフである場合を示
す。
は、制御パルスVGがオンの期間内で一定の割合で電圧
が上昇又は降下する基準階調信号VREFを画素電極3
1に印加し、階調レベルに応じた期間だけ電圧レベルが
確定し他の期間にはハイインピーダンス状態となるデー
タ信号VDをデータ電極35に供給することにより、画
素電極31とデータ電極35との間に挟まれた液晶層に
印加される電圧を調節している。即ち、本実施例におい
ては、階調レベルを、従来のように画素電極に印加され
る電圧の大きさで制御するのではなく、データ電極35
に印加される電圧レベルが確定している期間の長さによ
り調節している。従って、本実施例においては、データ
信号VDを出力する信号処理回路38における信号処理
をデジタル処理によりすることができ、よって、従来は
必要とされた駆動周波数の高いアナログ信号を扱う信号
供給回路、高速のアナログメモリ、又はD/A変換回路
は不要となる。また、階調段階をデータ信号VDの電圧
が確定している時間により細かに設定できるので、階調
再現性を向上させることができる。
38において階調制御部46から出力される階調制御信
号を図12に示されるようにしたが、本発明はこれには
限定されない。図15は階調制御部の出力信号の他の例
を示す階調タイムチャートであり、この図に示すように
パルス幅が一定の信号を各デジタルビデオ信号に応じた
タイミングで出力するように構成しても同様の機能が得
られる。
REFをランプ波形状としたが本発明はこれには限定さ
れない。図16は電圧が階段状に上昇する波形を示し、
図17は電圧が一定の割合で順に上昇するパルス状波形
を示しているが、これらの波形をランプ波形に代えて用
いてもよい。
されるように、ゲートライン33とドレインライン34
が交差する場合について説明したが本発明はこれには限
定されない。図18はドレインラインをゲートラインと
平行に配置させた場合を示す図であり、図1に対応する
構成には同一の符号を付している。本発明はこのように
構成しても図1の場合と同様に機能させることができ、
さらにゲートライン33とドレインライン34が交差し
ていないので、両ラインがショートするおそれがなく、
また、表示面の平坦度においては図1の場合より優れて
いる。
は、階調レベルを、データ電極に印加されるデータ電極
の電圧レベルが確定している期間の長さにより調節して
いるので、従来は必要とされた駆動周波数の高いアナロ
グ信号を扱う信号供給回路、高速のアナログメモリ、又
はD/A変換回路を不要とすることができ、コスト面で
有利である。また、階調段階を細かに設定できるので、
階調再現性を向上させることができる。
成を示す図である。
る。
る。
液晶の相対透過率の関係を示すグラフである。
を持つビデオ出力を与える従来のビデオ信号処理回路を
示すブロック図である。
ク図である。
た場合を示す図である。
である。
つ信号をデジタルビデオ信号(1),(2),(3),
(4)に変換する回路を示すブロック図である。
分割した場合を示すブロック図である。
ク図である。
ックCPGと階調制御部の出力信号パルスとの関係を示
す階調タイミングチャートである。
説明するためのタイミングチャートである。
価回路図である。
で、各デジタルビデオ信号に応じたタイミングで出力す
る場合を示す図である。
示す図である。
るパルス状波形を示す図である。
した装置の基本構成を示す図である。
Claims (1)
- 【請求項1】 互いに対向して配置された第一及び第二
の基板と、 上記第一の基板上に複数行で複数列のマトリクス状に配
置された画素電極と、 上記画素電極のそれぞれに1つずつ接続されており、上
記画素電極のそれぞれに印加される電圧をオンオフする
複数行で複数列のスイッチング素子と、 上記各行毎のスイッチング素子に接続され、上記スイッ
チング素子を各行毎にオンオフする複数行のゲートライ
ンと、 上記複数行で複数列のスイッチング素子に接続されたド
レインラインと、 上記第二の基板上に上記画素電極に対向し且つ上記列方
向に延びるように配置された複数列のデータ電極と、 上記画素電極と上記データ電極との間に備えられた液晶
層と、 上記複数行のゲートラインの各行毎に順に一定のパルス
幅の制御パルスを印加する走査回路とを有する液晶表示
装置において、 上記制御パルスがオンの期間内で一定の割合で電圧が変
化する基準階調信号を上記ドレインラインと各行毎の上
記スイッチング素子とを介して各行毎の上記画素電極に
印加する基準階調信号回路と、上記制御パルスがオンの期間毎に、上記制御パルスがオ
ンになった時点から階調レベルに応じた期間が経過する
時点までは 電圧レベルを一定の値に確定し、上記階調レ
ベルに応じた期間が経過した時点から上記制御パルスが
オンである期間が終了する時点まではハイインピーダン
ス状態となるデータ信号を上記複数列のデータ電極のそ
れぞれに供給する信号供給回路とを有し、 各画素毎の階調レベルが、当該画素の画素電極に対向す
るデータ電極に印加されるデータ信号の電圧レベルが一
定の値に確定される期間で制御される ことを特徴とする
液晶表示装置。
Priority Applications (1)
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JP2401945A JP2718835B2 (ja) | 1990-12-13 | 1990-12-13 | 液晶表示装置 |
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Family
ID=18511762
Family Applications (1)
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JP2401945A Expired - Fee Related JP2718835B2 (ja) | 1990-12-13 | 1990-12-13 | 液晶表示装置 |
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1990
- 1990-12-13 JP JP2401945A patent/JP2718835B2/ja not_active Expired - Fee Related
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