JPS6132433A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6132433A JPS6132433A JP15287084A JP15287084A JPS6132433A JP S6132433 A JPS6132433 A JP S6132433A JP 15287084 A JP15287084 A JP 15287084A JP 15287084 A JP15287084 A JP 15287084A JP S6132433 A JPS6132433 A JP S6132433A
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は新しいイオン打込みの方法に関し、特に集束さ
せたイオンビームを用いる事によってマスクを用いずに
イオンを導入し、導入したイオンによって形成された損
傷を利用するイオン打込み法に関するものである。
せたイオンビームを用いる事によってマスクを用いずに
イオンを導入し、導入したイオンによって形成された損
傷を利用するイオン打込み法に関するものである。
従来、イオン打込み法によって半導体基板へ不純物を導
入する場合、ビーム径１ｃｍ、ビーム電流密度１μＡ／
ｃ１１１２程度のイオンビームを用いて。
入する場合、ビーム径１ｃｍ、ビーム電流密度１μＡ／
ｃ１１１２程度のイオンビームを用いて。
５ｉｎ２またはレジストなどをマスクとして所望領域に
不純物イオンの打込みを行なってきた６それ故、不純物
が導入される領域はマスクの加工寸法によって制限を受
け、光りソグラフイ、電子線リソグラフィ技術などを用
いても０．５μｍ以下に上記マスク材を加工する事は困
難である。
不純物イオンの打込みを行なってきた６それ故、不純物
が導入される領域はマスクの加工寸法によって制限を受
け、光りソグラフイ、電子線リソグラフィ技術などを用
いても０．５μｍ以下に上記マスク材を加工する事は困
難である。
一方、イオン打込みによって生じる損傷が基板中に含ま
れているＦ ｅ ＨＣｏ ｙ Ａ ｕ ｅ Ｎ ｉｔ
Ｃｕなどの重金属または０．Ｃなどの結晶成長中に導入
される不純物をゲッタする作用がある事は知られている
（例えば、Ｔ 、 Ｍ 、 Ｍｕｃｋ ａｔ ａ Ｑ
；Ａｐｐｌ。
れているＦ ｅ ＨＣｏ ｙ Ａ ｕ ｅ Ｎ ｉｔ
Ｃｕなどの重金属または０．Ｃなどの結晶成長中に導入
される不純物をゲッタする作用がある事は知られている
（例えば、Ｔ 、 Ｍ 、 Ｍｕｃｋ ａｔ ａ Ｑ
；Ａｐｐｌ。
ｐｈｙｓ、Ｌｅｔｔ、２１ （１９７２） ４８５）。
この場合、イオン打込みは、基板の裏面からなされ、裏
面全面に損傷を導入してゲッタ作用を行なう事が一般で
ある。
面全面に損傷を導入してゲッタ作用を行なう事が一般で
ある。
また、Ｏ＋、Ｎゝ、Ｃ１などのイオンを半導体基板に導
入し、基板内に絶縁層を形成し、いわゆるＳ ＯＩ （
Ｓｉｏｎ Ｉｎ５ｕｐａｔｏｒ）構造を形成する事も良
く知られている。この場合も、また基板全面にイオン打
込みが行なわれ、所望領域のみに打込み層を形成して０
．５μｍ以下の局在化された線状領域によって、ＳＯＩ
層を形成する事は困難であった。
入し、基板内に絶縁層を形成し、いわゆるＳ ＯＩ （
Ｓｉｏｎ Ｉｎ５ｕｐａｔｏｒ）構造を形成する事も良
く知られている。この場合も、また基板全面にイオン打
込みが行なわれ、所望領域のみに打込み層を形成して０
．５μｍ以下の局在化された線状領域によって、ＳＯＩ
層を形成する事は困難であった。
本発明では、従来困難であった０、５μｍ以下の領域に
ドーパント以外の不純物を導入し、−その領域への打込
みによって所望領域を囲み、所望領域のみからゲッタ作
用を行なう方法と、所望領域のみにＳＯＩ領域を形成し
て、ウェハ上の任意の場所にのみアイソレーション領域
を形成する方法を提供する。
ドーパント以外の不純物を導入し、−その領域への打込
みによって所望領域を囲み、所望領域のみからゲッタ作
用を行なう方法と、所望領域のみにＳＯＩ領域を形成し
て、ウェハ上の任意の場所にのみアイソレーション領域
を形成する方法を提供する。
［発明の概要］
上記目的を達成するため、本発明は不純物の集束イオン
ビームを用いて、所望の領域のみに不純物を導入する事
を基本とする。
ビームを用いて、所望の領域のみに不純物を導入する事
を基本とする。
現在、不純物のイオンビームは液体金属イオン源を用い
て、Ｂ＋、Ｇａ＋、Ａｓ＋、Ｐ＋、Ｓ ｉ”。
て、Ｂ＋、Ｇａ＋、Ａｓ＋、Ｐ＋、Ｓ ｉ”。
Ｂｅ＋、Ｇｅ＋、Ａｕ’、Ｃ＋などの固体イオンを（特
願昭５７−０９４８５３：昭５７．６．４）得る方法と
電界イオン化を利用したイオン源を用いて、Ｈ＋、ｏ”
。
願昭５７−０９４８５３：昭５７．６．４）得る方法と
電界イオン化を利用したイオン源を用いて、Ｈ＋、ｏ”
。
Ｎ ＋、 Ａ ｒ＋、 Ｋ ｒ＋、、 Ｘ ｅ＋などの
ガス状イオンを（Ｇ、Ｒ，Ｈａｎｓｏｎ ａｎｄ Ｂ、
Ｍ、Ｓｉｅｇｅｆｆ ： Ｊ、Ｖａｃ。
ガス状イオンを（Ｇ、Ｒ，Ｈａｎｓｏｎ ａｎｄ Ｂ、
Ｍ、Ｓｉｅｇｅｆｆ ： Ｊ、Ｖａｃ。
Ｓｃｉ、Ｔｅｃｈｎｏｌ、１９ （１９８１） １１７
６）得る方法とがある。これらいずれの方法においても
、静電レンズを用いてビーム径を０．５μｍφ以下に集
束でき。
６）得る方法とがある。これらいずれの方法においても
、静電レンズを用いてビーム径を０．５μｍφ以下に集
束でき。
かつイオン電流密度もＩＡ／ａｍ”程度にする事ができ
る。
る。
一方、イオン打込みの損傷を半導体プロセスに積極的に
利用する方法としては、基板結晶中に含まれる種々の不
純物を打込み層の損傷領域にゲッタする方法とＯ＋、Ｎ
＋、Ｃ＋などの打込みによって形成される損傷とこれら
不純物の相互作用を利用して絶縁膜を形成する方法とが
ある。
利用する方法としては、基板結晶中に含まれる種々の不
純物を打込み層の損傷領域にゲッタする方法とＯ＋、Ｎ
＋、Ｃ＋などの打込みによって形成される損傷とこれら
不純物の相互作用を利用して絶縁膜を形成する方法とが
ある。
通常、これらの方法は、基板全面にイオン打込みを実行
する事によって達成され、所望の部分のみに上記領域を
形成する事は行なわれていない。
する事によって達成され、所望の部分のみに上記領域を
形成する事は行なわれていない。
イオン打込み層の損傷領域が不純物のゲッタ作用を持ツ
事は、損傷領域がシンクとなり熱処理中に不純物が拡散
して損傷領域にトラップされる事によってなされる。こ
の際、ゲッタされる不純物の量Ｇは、近似的に次のＦ
ｉｃｋの第２法則により説明される。
事は、損傷領域がシンクとなり熱処理中に不純物が拡散
して損傷領域にトラップされる事によってなされる。こ
の際、ゲッタされる不純物の量Ｇは、近似的に次のＦ
ｉｃｋの第２法則により説明される。
Ｇ ” Ｄ ＊ Ｃｉ ｔ ／ ｄ
・・・（１）ここで、Ｄ、、Ｃ１はそれぞれ不純物の
拡散係数と固溶度、ｔは、アニール時間、ｄは不純物か
ら損傷領域迄の距離である。これかられかるように、ｄ
の距離が短かければ、ゲッタされる量は大きくなる。例
えば、Ｃｕのようにり、の大きい不純物では、ｄ＝４０
０μｍ、９００℃、３００分の熱処理で約１０”ａｔｏ
ｍｓ／ｃｍ２のＣｕがゲッタされる。
・・・（１）ここで、Ｄ、、Ｃ１はそれぞれ不純物の
拡散係数と固溶度、ｔは、アニール時間、ｄは不純物か
ら損傷領域迄の距離である。これかられかるように、ｄ
の距離が短かければ、ゲッタされる量は大きくなる。例
えば、Ｃｕのようにり、の大きい不純物では、ｄ＝４０
０μｍ、９００℃、３００分の熱処理で約１０”ａｔｏ
ｍｓ／ｃｍ２のＣｕがゲッタされる。
同様に、上記条件は基板中に存在する点欠陥およびそれ
らの集合体に対しても成立する。また、ゲッタされる不
純物の量Ｇは、打込みによって生じる損傷量にも比例す
る。例えば、上記したガス状イオンの３ Ｘ １０”１
ｏｎｓ／ｃｍ”以上の打込みによって１０”ａｔｏｍｓ
／Ｃｍ２以上の不純物がゲッタされる（ＳｅｉｄｅＱ：
Ｊ 、Ａｐｐｌ、ｐｈｙｓ、鋲（＋９７５） ６００
）。
らの集合体に対しても成立する。また、ゲッタされる不
純物の量Ｇは、打込みによって生じる損傷量にも比例す
る。例えば、上記したガス状イオンの３ Ｘ １０”１
ｏｎｓ／ｃｍ”以上の打込みによって１０”ａｔｏｍｓ
／Ｃｍ２以上の不純物がゲッタされる（ＳｅｉｄｅＱ：
Ｊ 、Ａｐｐｌ、ｐｈｙｓ、鋲（＋９７５） ６００
）。
このゲッタ作用により基板のライフタイムは１〜ｚ、ｏ
ｏｏμＳまで大きく変化する。従って、ある素子のまわ
りを取り囲むように、線状のイオンビーム打込みを行な
い、不純物の量を各領域毎に変化させてイオン打込みを
実行しゲッタリングを行なえば、それぞれの素子のライ
フタイムを制御できる。あるいは、ゲッタリングを行な
った後、それぞれの領域内に素子を作製しても同様の事
が期待できる。
ｏｏμＳまで大きく変化する。従って、ある素子のまわ
りを取り囲むように、線状のイオンビーム打込みを行な
い、不純物の量を各領域毎に変化させてイオン打込みを
実行しゲッタリングを行なえば、それぞれの素子のライ
フタイムを制御できる。あるいは、ゲッタリングを行な
った後、それぞれの領域内に素子を作製しても同様の事
が期待できる。
例えば、第１図に示すように、Ａ、Ｂ、Ｃのそれぞれの
領域の周辺を、ａ、ｂ、ｃのように取り囲むように、そ
れぞれ打込み量を変化させて線状のイオン打込みを実行
し、適当な熱処理を行なえば、Ａ、Ｂ、Ｃの領域のライ
フタイムをコントロールできる。また、同一のライフタ
イムを保持したい場合には、打込み量を同一とすれば良
い。
領域の周辺を、ａ、ｂ、ｃのように取り囲むように、そ
れぞれ打込み量を変化させて線状のイオン打込みを実行
し、適当な熱処理を行なえば、Ａ、Ｂ、Ｃの領域のライ
フタイムをコントロールできる。また、同一のライフタ
イムを保持したい場合には、打込み量を同一とすれば良
い。
これら打込み実験は、前述した集束イオンビームの技術
を使う事によって初めて達成される。
を使う事によって初めて達成される。
また、同様な方法によって、任意領域を絶縁層で囲んで
素子間分離を行なう事も可能である。この場合は、ＳＯ
Ｉ層中に素子を形成する場合が望ましく、素子を形成す
べき領域を囲むように、Ｏ′またはＮ“、Ｃ９などのイ
オン打込みを所望のエネルギーで実行し、第２図のよう
に絶縁層を形成すれば良い。この場合もまた、集束イオ
ンビームを用いた打込みによって始めて実験が可能とな
る。
素子間分離を行なう事も可能である。この場合は、ＳＯ
Ｉ層中に素子を形成する場合が望ましく、素子を形成す
べき領域を囲むように、Ｏ′またはＮ“、Ｃ９などのイ
オン打込みを所望のエネルギーで実行し、第２図のよう
に絶縁層を形成すれば良い。この場合もまた、集束イオ
ンビームを用いた打込みによって始めて実験が可能とな
る。
以下、本発明を実施例を用いて詳細に説明する。
実施例■
面方位（１００）のＳｉ単結晶基板に、第１図のＡ、Ｂ
、Ｃの領域（それぞれ５０μｍ角の面積）を囲むように
ビーム径０．３μｍφのＳｉ１イオンビームを１００ｋ
ｅ■で、ａでは６ Ｘ １０ ” ’ ／ ０ｍ２Ｔｂ
ではＩ Ｘ １０１Ｇ／ｃｍ＋、 ＣではＩ Ｘ １０
ｉ５／ｃｒｎ２、打込み、打込み後１０００℃、３０
分の熱処理（Ｎ Ｚまたは０２雰囲気のいずれでも良い
）をほどこし、Ａ、Ｂ、Ｃそれぞれの領域のライフタイ
ムを測定した。その結果、Ａでは１５００ｐｓ、 Ｂ
テハ１ＯＯＯμｓ、Ｃでは５００μｓであった。
、Ｃの領域（それぞれ５０μｍ角の面積）を囲むように
ビーム径０．３μｍφのＳｉ１イオンビームを１００ｋ
ｅ■で、ａでは６ Ｘ １０ ” ’ ／ ０ｍ２Ｔｂ
ではＩ Ｘ １０１Ｇ／ｃｍ＋、 ＣではＩ Ｘ １０
ｉ５／ｃｒｎ２、打込み、打込み後１０００℃、３０
分の熱処理（Ｎ Ｚまたは０２雰囲気のいずれでも良い
）をほどこし、Ａ、Ｂ、Ｃそれぞれの領域のライフタイ
ムを測定した。その結果、Ａでは１５００ｐｓ、 Ｂ
テハ１ＯＯＯμｓ、Ｃでは５００μｓであった。
また、イオン打込みが行なわれていない領域のライフタ
イムは１μｓであり、イオン打込みを実行する事によっ
て、イオン打込み層で囲まれた内部の領域の不純物がイ
オン打込み層にゲッタされライフタイムが向上したと考
えられた。
イムは１μｓであり、イオン打込みを実行する事によっ
て、イオン打込み層で囲まれた内部の領域の不純物がイ
オン打込み層にゲッタされライフタイムが向上したと考
えられた。
また、Ａ、Ｂ、Ｃの領域をジルトルエッチまたはＴＥＭ
Ｉｉｌ！察などを行なっても、これら領域がらは特に結
晶欠陥の存在は認められなかった。この場合、Ｓｉ”の
かわりにＧｅ＋あるいはＡ ｒ＋、Ｋｒ”。
Ｉｉｌ！察などを行なっても、これら領域がらは特に結
晶欠陥の存在は認められなかった。この場合、Ｓｉ”の
かわりにＧｅ＋あるいはＡ ｒ＋、Ｋｒ”。
Ｘｅ＋、Ｏ＋、Ｎ＋、Ｃ＋などのガス状のイオン打込み
を行ない、同様の処理を行なっ、でもライフタイムは向
上すると共に、それぞれの打込み量に応じてライフタイ
ムの値も変化する事が分った。
を行ない、同様の処理を行なっ、でもライフタイムは向
上すると共に、それぞれの打込み量に応じてライフタイ
ムの値も変化する事が分った。
集束イオンビーム打込みによって囲むべき面積は数μｍ
角から５００μｍ角迄可能であり、これら領域に対して
上述の効果は全く同様に得られる事が分った。
角から５００μｍ角迄可能であり、これら領域に対して
上述の効果は全く同様に得られる事が分った。
以上の方法を用いてゲッタリンク作用をほどこしたそれ
ぞれの領域内に、種々の動作機能を有するデバイスを作
製したところ、これらデバイスは従来以上の特性を有す
るが、または従来得られなかった良好な結果を示す事が
分った。
ぞれの領域内に、種々の動作機能を有するデバイスを作
製したところ、これらデバイスは従来以上の特性を有す
るが、または従来得られなかった良好な結果を示す事が
分った。
実施例■
第２図と同様な構造を持つ５０００人の再結晶層を持つ
（１００）方位のＳＯＩ結晶に０．２μｍφのビーム径
の０１ビームを、打込みエネルギー２００ｋｅＶ（Ｒ，
５０００人、ｏ←を１００ｋｅＶで打込ンテも良い）で
５ Ｘ １０１７／ｃｍ”の量、５０μｍ角の正方形を
描いて打込んだ。この打込み量はビームの電流密度とビ
ームの走査速度を適当に選び、同一個所を数回走査して
満たす事ができた。
（１００）方位のＳＯＩ結晶に０．２μｍφのビーム径
の０１ビームを、打込みエネルギー２００ｋｅＶ（Ｒ，
５０００人、ｏ←を１００ｋｅＶで打込ンテも良い）で
５ Ｘ １０１７／ｃｍ”の量、５０μｍ角の正方形を
描いて打込んだ。この打込み量はビームの電流密度とビ
ームの走査速度を適当に選び、同一個所を数回走査して
満たす事ができた。
打込み後適当な熱処理をほどこす事により、打込み層の
抵抗は〜１０１２Ω・ｃＩＩ＋程度とほぼ完全な絶縁層
となる事が分った。
抵抗は〜１０１２Ω・ｃＩＩ＋程度とほぼ完全な絶縁層
となる事が分った。
また、上記打込みエネルギーでは５０００人の再結晶層
を通して表面から裏面迄完全に絶縁層を形成できる事が
分った。
を通して表面から裏面迄完全に絶縁層を形成できる事が
分った。
このようにして、ＳＯＩ結晶中の任意領域を完全にアイ
ソレートする事が可能であり、この領域はビームの走査
領域を適当に変える事によって任意に変化させる事がで
きる。また、正方形でなくとも任意図形を描かせる事も
可能である。さらに、熱を基板表面附近に止めておくレ
ーザあるいは電子線を用いた同相回復条件のアニール、
また赤外線・カーボンヒータによる短時間熱処理などに
よっても同様の効果が得られる事は言う迄もない。
ソレートする事が可能であり、この領域はビームの走査
領域を適当に変える事によって任意に変化させる事がで
きる。また、正方形でなくとも任意図形を描かせる事も
可能である。さらに、熱を基板表面附近に止めておくレ
ーザあるいは電子線を用いた同相回復条件のアニール、
また赤外線・カーボンヒータによる短時間熱処理などに
よっても同様の効果が得られる事は言う迄もない。
また、以上の実施例においてはＳＯＩ結晶へのＯ１イオ
ン打込みを例にとって述べたが、他のイオン、例えば、
Ｎ＋、Ｃ”などを用いても、またＳｉ基板への直接打込
みを行なっても同様の結果が得られる事は明らかである
。また、打込みエネルギーを適当に設定すれば任意厚さ
のＳＯ，Ｉ結晶へ適用できる。
ン打込みを例にとって述べたが、他のイオン、例えば、
Ｎ＋、Ｃ”などを用いても、またＳｉ基板への直接打込
みを行なっても同様の結果が得られる事は明らかである
。また、打込みエネルギーを適当に設定すれば任意厚さ
のＳＯ，Ｉ結晶へ適用できる。
上記実施例１．ＩＩにおいては、いずれも用いる半導体
基板として、Ｓｉを例にとったが、他の半導体基板、例
えば、ＧａＡｓ、ＧａＡＱＡｓ、ＧａＰ、。
基板として、Ｓｉを例にとったが、他の半導体基板、例
えば、ＧａＡｓ、ＧａＡＱＡｓ、ＧａＰ、。
ＩｎＳｂ、ＩｎＰ、ＣｄＴｅなどの化合物半導体でも同
様の効果が得られる事は当然であり、各種不純物を上記
の各種半導体基板へ打込む場合に広く適用する事ができ
る。
様の効果が得られる事は当然であり、各種不純物を上記
の各種半導体基板へ打込む場合に広く適用する事ができ
る。
第１図は本発明の方法の一実施態様を示す模式図、第２
図は本発明の他の実施態様を示す試料断面図である。 １・・・Ｓｉ基板、２・・・Ｓ ｉｏ２膜、３・・・再
結晶した単結晶層、４・・・イオン打込み領域。
図は本発明の他の実施態様を示す試料断面図である。 １・・・Ｓｉ基板、２・・・Ｓ ｉｏ２膜、３・・・再
結晶した単結晶層、４・・・イオン打込み領域。
Claims (1)
- Ｏ＾＋、Ｎ＾＋、Ａｒ＾＋、Ｋｒ＾＋、Ｘｅ＾＋、Ｓ
ｉ＾＋、Ｇｅ＾＋などドーパント以外のイオンビームを
集束させ、半導体基板の所望領域に所定の走査速度で走
査しながら多量の損傷を形成する工程と上記半導体基板
を熱処理する工程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15287084A JPS6132433A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15287084A JPS6132433A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132433A true JPS6132433A (ja) | 1986-02-15 |
Family
ID=15549917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15287084A Pending JPS6132433A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132433A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338235A (ja) * | 1986-08-02 | 1988-02-18 | Sony Corp | 半導体装置の製造方法 |
| US6524928B1 (en) | 1999-03-04 | 2003-02-25 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1984
- 1984-07-25 JP JP15287084A patent/JPS6132433A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338235A (ja) * | 1986-08-02 | 1988-02-18 | Sony Corp | 半導体装置の製造方法 |
| US6524928B1 (en) | 1999-03-04 | 2003-02-25 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6774454B2 (en) | 1999-03-04 | 2004-08-10 | Fuji Electric Co., Ltd. | Semiconductor device with an silicon insulator (SOI) substrate |
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