JPS613196A - 色出力回路 - Google Patents
色出力回路Info
- Publication number
- JPS613196A JPS613196A JP59123207A JP12320784A JPS613196A JP S613196 A JPS613196 A JP S613196A JP 59123207 A JP59123207 A JP 59123207A JP 12320784 A JP12320784 A JP 12320784A JP S613196 A JPS613196 A JP S613196A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- memory
- graphic
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、高速度の塗りつぶし処理を可能にするグラフ
ィックディスプレイの色出力回路に関する。
ィックディスプレイの色出力回路に関する。
従来技術と問題点
グラフィックディスプレイ装置はＲ（赤）、Ｇ（＃）
、Ｂ （青）用（７）：（：）１７１ＶＲＡＭ （ビデ
オランダムアクセスメモリ）又はＯＲＡＭ （グラフィ
ックＲＡＭ）を備え、表示する図形が赤い丸である場合
はＲ用ＧＲＡＭの該丸の内部のメモリセルの記憶データ
を全て１にするという塗りつぶし処理を行なう。表示す
る図形が白い丸である場合はＲ２Ｏ，Ｒ用３つのＧＲＡ
Ｍにつき同様処理を行ない、以下これに準じる。第１図
（ａ＋はこれを説明する図で、ＧＲＡＭのメモリセルは
初期設定でＭＰＵ（マイクロプロセッサ）がオール０に
クリヤしており、図形表示に当ってＭＰＵは当該図形本
例では几状の図形Ｆ内の全セルを１に書き換える。この
ＯＲＡＭがＲ用なら表示図形は赤、Ｇ用なら表示図形は
締であり、以下これに準する。第１図〜）は色出力回路
の概要を示す図で、１０はＧＲＡＭのデータ読出し回路
、１２は並／直列変換回路、１４はカラーコード回路で
ある。ＧＲＡＭより一時に読出すデータは例えば８ビツ
トであり、Ｐ／Ｓ変換回路１２はこれを１ビツトずつの
直列データに変換し、カラーコード回路１４はそのデー
タの１であるものに対し所定のカラーコードを出力する
。
、Ｂ （青）用（７）：（：）１７１ＶＲＡＭ （ビデ
オランダムアクセスメモリ）又はＯＲＡＭ （グラフィ
ックＲＡＭ）を備え、表示する図形が赤い丸である場合
はＲ用ＧＲＡＭの該丸の内部のメモリセルの記憶データ
を全て１にするという塗りつぶし処理を行なう。表示す
る図形が白い丸である場合はＲ２Ｏ，Ｒ用３つのＧＲＡ
Ｍにつき同様処理を行ない、以下これに準じる。第１図
（ａ＋はこれを説明する図で、ＧＲＡＭのメモリセルは
初期設定でＭＰＵ（マイクロプロセッサ）がオール０に
クリヤしており、図形表示に当ってＭＰＵは当該図形本
例では几状の図形Ｆ内の全セルを１に書き換える。この
ＯＲＡＭがＲ用なら表示図形は赤、Ｇ用なら表示図形は
締であり、以下これに準する。第１図〜）は色出力回路
の概要を示す図で、１０はＧＲＡＭのデータ読出し回路
、１２は並／直列変換回路、１４はカラーコード回路で
ある。ＧＲＡＭより一時に読出すデータは例えば８ビツ
トであり、Ｐ／Ｓ変換回路１２はこれを１ビツトずつの
直列データに変換し、カラーコード回路１４はそのデー
タの１であるものに対し所定のカラーコードを出力する
。
しかしグラフィックディスプレイの画面を構成するドツ
ト（メモリで言えばセル）数は相当に多く、その図形部
のメモリセルを１ビツトずつＭＰＵが書換える（塗つぶ
す）のに要する時間は短かくない。１ビツトずつの書換
えは消去のときもそうであり、第１図の図形Ｆを消去す
るには該図形内の”１”を全て“０′に１ビツトずつ書
換えなければ。ならないからカラー図形の表示には時間
がか−るのが普通である。
ト（メモリで言えばセル）数は相当に多く、その図形部
のメモリセルを１ビツトずつＭＰＵが書換える（塗つぶ
す）のに要する時間は短かくない。１ビツトずつの書換
えは消去のときもそうであり、第１図の図形Ｆを消去す
るには該図形内の”１”を全て“０′に１ビツトずつ書
換えなければ。ならないからカラー図形の表示には時間
がか−るのが普通である。
発明の目的
本発明はか＼る点を改善し、迅速なカラー図形表示を可
能にしようとするものである。
能にしようとするものである。
発明の構成
本発明は、プロセッサにより図形データを書込まれるグ
ラフインクランダムアクセスメモリと、該メモリを読出
して得た図形データに対してカラーコードを出力する回
路を備えるグラフインクディスプレイの色出力回路にお
いて、該プロセッサは該メモリへ、図形の走査方向で見
て始端と終端にのみ図形周囲とは異なるデータからなる
スタートビットとストップビットを書込むようにし、該
メモリの読出し出力中のスタートビットからストップビ
ットまでを変換回路により、これらのピントを構成する
データと同じデータに変換するようにしてなることを特
徴とするが、次に実施例を参照しながらこれを説明する
。
ラフインクランダムアクセスメモリと、該メモリを読出
して得た図形データに対してカラーコードを出力する回
路を備えるグラフインクディスプレイの色出力回路にお
いて、該プロセッサは該メモリへ、図形の走査方向で見
て始端と終端にのみ図形周囲とは異なるデータからなる
スタートビットとストップビットを書込むようにし、該
メモリの読出し出力中のスタートビットからストップビ
ットまでを変換回路により、これらのピントを構成する
データと同じデータに変換するようにしてなることを特
徴とするが、次に実施例を参照しながらこれを説明する
。
発明の実施例
第２図は本発明を説明する図である。第２図ｉａ）を第
１図（ｂｌと対比すれば明らかなように、本発明では図
形の走査方向で見た始、終端のみ書換え処理を行ない、
中間は初期設定のま＼にしておく。本例では始端は２ビ
ツトを“１”に書換え、終端は１ビツトを“１″に書換
える。これは始端にはスタートビットｓｔｂを、終端に
はストップビットＳρｂを書込むと言ってもよいが、こ
のスタート／ストップビットは相互の区別が付く範囲で
可及的に少数ビットでないと書込み所要時間が大になる
。カラー図形はベクトル発生回路でその枠（輪郭）を発
生し、詳しくは該枠を形成する多数の点の座標データを
発生し、塗りつぶし回路でその枠内を枠外とは反対のデ
ータに書換えるという操作で発生するが、第２図＋ａｌ
のような書換えを行なうにはその枠を形成する各点が走
査方向で見て始端なのか終端なのかを判断し、始端なら
スタートビット１゜１としく枠を構成する点と走査方向
でみて次の点とを共に１にする）、終端ならストップビ
ット１とする。また中空の図形もあるから、走査方向で
みて最初の点く走査方向をＸ座標方向としてそれに直交
するＸ座標方向は固定する）を始端、次の点を終端、更
に次の点は再び始端、その次の点は終端という処理を最
後まで行なう。このようにして書換えるべき始、終点が
求まれば、その座標データでＧＲＡＭをアクセスして第
２図ｆａｌのような書換え処理を容易に行なうことがで
きる。
１図（ｂｌと対比すれば明らかなように、本発明では図
形の走査方向で見た始、終端のみ書換え処理を行ない、
中間は初期設定のま＼にしておく。本例では始端は２ビ
ツトを“１”に書換え、終端は１ビツトを“１″に書換
える。これは始端にはスタートビットｓｔｂを、終端に
はストップビットＳρｂを書込むと言ってもよいが、こ
のスタート／ストップビットは相互の区別が付く範囲で
可及的に少数ビットでないと書込み所要時間が大になる
。カラー図形はベクトル発生回路でその枠（輪郭）を発
生し、詳しくは該枠を形成する多数の点の座標データを
発生し、塗りつぶし回路でその枠内を枠外とは反対のデ
ータに書換えるという操作で発生するが、第２図＋ａｌ
のような書換えを行なうにはその枠を形成する各点が走
査方向で見て始端なのか終端なのかを判断し、始端なら
スタートビット１゜１としく枠を構成する点と走査方向
でみて次の点とを共に１にする）、終端ならストップビ
ット１とする。また中空の図形もあるから、走査方向で
みて最初の点く走査方向をＸ座標方向としてそれに直交
するＸ座標方向は固定する）を始端、次の点を終端、更
に次の点は再び始端、その次の点は終端という処理を最
後まで行なう。このようにして書換えるべき始、終点が
求まれば、その座標データでＧＲＡＭをアクセスして第
２図ｆａｌのような書換え処理を容易に行なうことがで
きる。
第２図（ｂｌは第１図（ｂｌに対応する図で、ＧＲＡＭ
を読出して色出力信号を得る回路を示す。両者を対比す
れば明らかなように本発明では並／直列変換回路１２が
出力するビットをチェックしてその始端（スタート）ピ
ッｉ・から終端（ストップ）ピントまでをこれらのビッ
トを構成するデータ本例では“１“と同じデータにする
変換回路】６を設けた点が異なる。変換回路１６の具体
例を第３図に示す。
を読出して色出力信号を得る回路を示す。両者を対比す
れば明らかなように本発明では並／直列変換回路１２が
出力するビットをチェックしてその始端（スタート）ピ
ッｉ・から終端（ストップ）ピントまでをこれらのビッ
トを構成するデータ本例では“１“と同じデータにする
変換回路】６を設けた点が異なる。変換回路１６の具体
例を第３図に示す。
第３図でＦＦＩ〜ＦＦ５はＤ型フリップフロップ回路、
ＦＦ６はＳＲ型ラフリップフロップ回路■はインバータ
、Ｇｌ、Ｇ２はアンドゲート、Ｇ３、Ｇ４はオアゲート
である。ＩＮは入力信号であり、第２図の変換回路１２
の出力である。ＣＬＫはクロックで、入力信号ＩＮのビ
ット周波数の２倍の周波数を持つ。
ＦＦ６はＳＲ型ラフリップフロップ回路■はインバータ
、Ｇｌ、Ｇ２はアンドゲート、Ｇ３、Ｇ４はオアゲート
である。ＩＮは入力信号であり、第２図の変換回路１２
の出力である。ＣＬＫはクロックで、入力信号ＩＮのビ
ット周波数の２倍の周波数を持つ。
第４図のタイムチャートを参照しながら第３図の回路の
動作を説明するに、始端コード（スタートビット）が“
１”２ビツト、終端コード（ストップビット）が“１”
１ビツトの信号ＩＮが入力すると、これはオアゲートＧ
４の一方の入力端に入ると共にフリップフロップＦＦＩ
に取込まれ、ついで１／２クロック周期ずつ遅れてフリ
ップフロップＦＦ２．ＦＦ３に取込まれる。ゲートＧ１
の出力はＦＦＩとＦＦ３のＱ出力のアンドであるから図
示の如くなり、これはフリップフロップＦＦ６をセント
すると共に、１／２クロック周期ずつ遅れてフリップフ
ロップＦＦ４．ＦＦ５へ取込まれる。フリップフロップ
ＦＦ６はゲートＧ２の出力従ってＦＦＩのＱ出力とＦＦ
３のＱ出力とＦＦ５のＱ出力とのアンドでリセットされ
、か＼るフリップフロップＦＦ６のＱ出力がオアゲート
Ｇ４の他方の入力端に入るので、該オアゲー１−０４の
出力ＯＵＴは図示の如く入力信号ＩＮのスタートビット
の立上りで立上り（１１″となり）、ストップビットの
立下りで立下る信号となり、こうしてスタートビット、
ストップビット及びこれらの間が“１″である、従って
第１図のＧＲＡＭの読出し出力と同じ出力が得られる。
動作を説明するに、始端コード（スタートビット）が“
１”２ビツト、終端コード（ストップビット）が“１”
１ビツトの信号ＩＮが入力すると、これはオアゲートＧ
４の一方の入力端に入ると共にフリップフロップＦＦＩ
に取込まれ、ついで１／２クロック周期ずつ遅れてフリ
ップフロップＦＦ２．ＦＦ３に取込まれる。ゲートＧ１
の出力はＦＦＩとＦＦ３のＱ出力のアンドであるから図
示の如くなり、これはフリップフロップＦＦ６をセント
すると共に、１／２クロック周期ずつ遅れてフリップフ
ロップＦＦ４．ＦＦ５へ取込まれる。フリップフロップ
ＦＦ６はゲートＧ２の出力従ってＦＦＩのＱ出力とＦＦ
３のＱ出力とＦＦ５のＱ出力とのアンドでリセットされ
、か＼るフリップフロップＦＦ６のＱ出力がオアゲート
Ｇ４の他方の入力端に入るので、該オアゲー１−０４の
出力ＯＵＴは図示の如く入力信号ＩＮのスタートビット
の立上りで立上り（１１″となり）、ストップビットの
立下りで立下る信号となり、こうしてスタートビット、
ストップビット及びこれらの間が“１″である、従って
第１図のＧＲＡＭの読出し出力と同じ出力が得られる。
オアゲートＧ３には水平同期信号）（Ｓも入力する。図
形が画面の端辺上に延びている場合はストップビットは
なく、アンドゲートＧ２は出力を生ぜず、フリップフロ
ップＦＦ６はリセットされない。これでは次の走査線上
のＧＲＡＭ読出し出力が１″になってしまいエラーとな
る恐れがある。
形が画面の端辺上に延びている場合はストップビットは
なく、アンドゲートＧ２は出力を生ぜず、フリップフロ
ップＦＦ６はリセットされない。これでは次の走査線上
のＧＲＡＭ読出し出力が１″になってしまいエラーとな
る恐れがある。
オアゲートＧ３の他方の入力に水平同期信号Ｈ３を入力
しておくと、水平走査が終る度にフリップフロップＦＦ
６はリセットされ（それ迄にリセットされていないなら
）、上記エラー発生が回避される。
しておくと、水平走査が終る度にフリップフロップＦＦ
６はリセットされ（それ迄にリセットされていないなら
）、上記エラー発生が回避される。
次に三角形の塗りつぶしを例にして本発明と従来法とを
対比説明する。第５図は塗りつふすべき三角形を示し、
第６図は処理要領をそして第７図は更に詳細な処理要領
を示す。これらの図で（ａｌは従来法を、（ｂｌは本発
明を示す。三角形を規定する３点の座標（Ｘ＋、Ｙｌ）
、 （Ｘ２．Ｙ２）。
対比説明する。第５図は塗りつふすべき三角形を示し、
第６図は処理要領をそして第７図は更に詳細な処理要領
を示す。これらの図で（ａｌは従来法を、（ｂｌは本発
明を示す。三角形を規定する３点の座標（Ｘ＋、Ｙｌ）
、 （Ｘ２．Ｙ２）。
（Ｘ３．Ｙ３）が与えられると、第５図ｆａ＋に示すよ
うに従来法ではベクトル発生器がこれらの３点を結ぶ直
線を発生し、これらの３直線を構成するドツトがメモリ
に書込まれる。即ち第６図ｆＡ）に示すように枠が描か
れる。次は枠内を塗りつぶす処理をするが、これは第７
図（５）に示すように、枠内のメモリセルを読出し、そ
の記憶データが指定した色のデータか否かをチェックし
、異なればそれを指定色データに書換えるという操作に
より行なう。
うに従来法ではベクトル発生器がこれらの３点を結ぶ直
線を発生し、これらの３直線を構成するドツトがメモリ
に書込まれる。即ち第６図ｆＡ）に示すように枠が描か
れる。次は枠内を塗りつぶす処理をするが、これは第７
図（５）に示すように、枠内のメモリセルを読出し、そ
の記憶データが指定した色のデータか否かをチェックし
、異なればそれを指定色データに書換えるという操作に
より行なう。
これに対して本発明では三角形の３点の座標が与えられ
るとこれらの３点を結ぶ枠を描くが、第５図（ｂｌに示
すように走査方向で始端側の枠は太線で示すように各２
ビツトのスタートビット群で構成し、終端側の枠は細線
で示すように各１ビツトのストップビット群で構成する
。第６図（ｂ）及び第７図山）に示すようにソフトウェ
アが行なうのはこ−までで、塗りつぶしは行なわない。
るとこれらの３点を結ぶ枠を描くが、第５図（ｂｌに示
すように走査方向で始端側の枠は太線で示すように各２
ビツトのスタートビット群で構成し、終端側の枠は細線
で示すように各１ビツトのストップビット群で構成する
。第６図（ｂ）及び第７図山）に示すようにソフトウェ
アが行なうのはこ−までで、塗りつぶしは行なわない。
唯、第２図（ｂｌに示したように、メモリ読出し時に塗
りつぶしと等価な処理が行なわれ、その結果が出力され
る。
りつぶしと等価な処理が行なわれ、その結果が出力され
る。
発明の詳細
な説明したように本発明によればＧＲＡＭ上の図形のス
タートビットとストップビットしか書換えず、中間は初
期設定されたま−にしておくので、ＣＰＵのメモリアク
セス時間が短縮され、高速度の塗りつぶし処理が可能に
なる。
タートビットとストップビットしか書換えず、中間は初
期設定されたま−にしておくので、ＣＰＵのメモリアク
セス時間が短縮され、高速度の塗りつぶし処理が可能に
なる。
第１図は従来例の説明図、第２図は本発明の説明図、第
３図は復号回路の説明図、第４図は第３図の動作説明用
タイムチャート、第５図〜第７図は本発明と従来方式を
対比説明する図である。 図面でＧＲＡＭはグラフィックＲＡＭ、１４はカラーコ
ード回路、Ｆは図形、ｓｔｂはスタートビット、Ｓｐｂ
はストップピッ］・、Ｃ０ＮＶは変換回路である。
３図は復号回路の説明図、第４図は第３図の動作説明用
タイムチャート、第５図〜第７図は本発明と従来方式を
対比説明する図である。 図面でＧＲＡＭはグラフィックＲＡＭ、１４はカラーコ
ード回路、Ｆは図形、ｓｔｂはスタートビット、Ｓｐｂ
はストップピッ］・、Ｃ０ＮＶは変換回路である。
Claims (1)
- プロセッサにより図形データを書込まれるグラフィック
ランダムアクセスメモリと、該メモリを読出して得た図
形データに対してカラーコードを出力する回路を備える
グラフィックディスプレイの色出力回路において、該プ
ロセッサは該メモリへ、図形の走査方向で見て始端と終
端にのみ図形周囲とは異なるデータからなるスタートビ
ットとストップビットを書込むようにし、該メモリの読
出し出力中のスタートビットからストップビットまでを
変換回路により、これらのビットを構成するデータと同
じデータに変換するようにしてなることを特徴とする色
出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123207A JPS613196A (ja) | 1984-06-15 | 1984-06-15 | 色出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123207A JPS613196A (ja) | 1984-06-15 | 1984-06-15 | 色出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613196A true JPS613196A (ja) | 1986-01-09 |
Family
ID=14854848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123207A Pending JPS613196A (ja) | 1984-06-15 | 1984-06-15 | 色出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613196A (ja) |
-
1984
- 1984-06-15 JP JP59123207A patent/JPS613196A/ja active Pending
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