JPS6130811A - スイツチ入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、機械的な接点を有する開閉状態を判定して
ディジタル信号を出力するスイッチ入力回路に関する。

（従来の技術） 入力回路は信号入力端子にｒＨＪまたはｒＬＪレベルの
信号が入力された状態を判定して、ディジタル信号を出
力するものである。入力回路はスイッチにより、人力さ
れる信号のチャタリングを防止し、また、低消費電力で
の動作が必要でおる。

従来のＭＯＳＦＥＴの構成のスイッチ入力回路を第８図
に示す。この第８図において、スイッチ信号入力端子１
は、たとえば２０〜８０にΩの負荷抵抗２の一端とデー
タフリップ・フロップ（以下、Ｄ−ＦＦと略する）５の
データ入力端りに接続されている。

抵抗２の他端は接地電位３に接続され、クロック信号入
力端子４はＤ−ＦＦ５のクロック入力端に接続され、Ｄ
−ＦＦ５のＱ出力端は出力端子６に接続されている。ス
イッチ信号入力端子１はスイッチ１００を通して電圧Ｖ
ＤＤが印加されるようになつている。

次に、第８図の入力回路の動作について説明する。スイ
ッチ１００が開放状態にあり、信号入力端子１にｒＬＪ
またはオープン状態を入力すると、Ｄ−ＦＦ５のデータ
入力端りには「Ｌ」レベルが入力される。すなわち、オ
ープン状態がスイッチ信号入力端子１に人力されていて
も、抵抗２を通して「Ｌ」レベルがＤ−ＦＦ５のデータ
入力端りに伝達される。

このｒＬＪレベル信号はクロック信号入力端子４に入力
されるクロックの前縁でＤ−ＦＦ５が読み込み、Ｄ−Ｆ
Ｆ５のＱ出力端よシ出力端子６に伝達される。

次に、スイッチ１００が閉状態となり、スイッチ信号入
力端子１にｒＨＪレベルを入力すると、Ｄ−ＦＦ５のデ
ータ入力端りにはｒＨＪレベルが入力される。このｒＨ
Ｊレベルはクロック信号入力端子４に入力されるクロッ
クの前縁で、Ｄ−ＦＦ５が読み込み、出力端子６に伝達
される。

このように、スイッチ信号入力端子１に入力されるｒＨ
Ｊまたは「Ｌ」（オープン）をクロック信号入力端子４
に入力されるパルスの前縁で読み込み出力する。

（発明が解決しようとする問題点） しかし、上記入力回路には、次のような欠点があった。

すなわち、スイッチ信号入力端子１にｒＬＪレベルを入
力したとき、入力回路の入力インピーダンスが低いので
、抵抗２全通して大電流（たとえば、ＶＤＤ２５ＶＣ１
とき、６０〜２５０μＡ程度）が流れ、低消費電力で動
作させることが困難である。

また、入力に積分回路がないため、スイッチ１００を閉
または開状態にした直後のチャタリング信号発生期間（
たとえば、２０〜３０ｍ５）中にクロック信号が入力さ
れると、出力端子６から誤信号が出力されることになる
。

（問題点を解決するための手段） この発明はスイッチ入力回路において、コンデンサの一
端と高電源電位または低電源電位間に機械的接点を有す
るスイッチを介して接続され第１タイミング信号により
開閉されてオン時にコンデンサを充電する第１スイッチ
手段と、このコンデンサに並列的に接続され第２タイミ
ング信号により開閉されてオン時にコンデンサの電荷を
放電する第２スイッチ手段と、クロック入力端に導入す
る第３タイミング信号のレベルに応じてコンデンサの電
位を保持するか読み取って出力する記憶手段を設けたも
のである。

（作用） この発明によれば、以上のようにスイッチ入力回路を構
成したので、第１スイッチ手段のオン時にコンデンサを
充電し、第２スイッチ手段のオン時にコンデンサの充電
々荷を放電し、記憶手段のクロック入力端に導入される
第３タイミング信号のレベルに応じて記憶手段がコンデ
ンサの電位を保持するかあるいは読み取って出力するよ
うに作動し、前記問題点を除去できる。

（実施例） 以下、この発明のスイッチ入力回路の実施例について図
面に基づき説明する。第１図はその一実施例の回路図で
ある。この第１図において、信号入力端子８はＰ−ＭＯ
８ＦＥＴ９のソースに接続されている。このＰ−ＭＯ８
ＦＥＴ９はスイッチ手段となるものであり、そのゲート
は第１タイミング信号入力端子１０に接続され、また、
ドレインはコンデンサ１１（たとえば２〜３ＰＦ）′ｆ
、介して接地電位１２に接続されている。

Ｐ−ＭＯ８ＦＥＴ９のドレインはＮ−ＭＯ８ＦＥＴ１４
のドレインに接続されているとともに、バッファ１５を
介して、データラッチ１７のデータ入力端りに接続され
ている。Ｎ−ＭＯ８ＦＥＴ１４はディスチャージ手段と
して使用されておｐ、そのソースは接地電位１２に接続
され、ゲートは第２タイミング信号入力端子１３に接続
されている。

データランチ１７は記憶手段として使用されているもの
で、そのクロック入力端には第３タイミング信号Ｉ６が
接続されている。このデータラッチ１７のＱ出力端は出
力端子８に接続されている。

また、信号入力端子８にはスイッチ２００ヲ介して、電
源電圧ＶＤＤが印加されるようになっている。

次に、以上のように構成されたこの発明のスイッチ入力
回路の動作について第２図のタイムチャートを併用して
説明する。第２図（ａ）は信号入力端子８に入力するス
イッチ人力信号、第２９伽）は第２タイミング信号入力
端子１３に入力される第２タイミング信号、第２図（ｅ
）は第１タイミング信号入力端子１０に入力される第１
タイミング信号、第２図（ｄ）は第３タイミング信号入
力端子１６に入力される第３タイミング信号（クロック
信号）ｔ−示し、たとえば、５０〜１００Ｈ，Ｚである
。

一般に、この第３タイミング信号（第２図（ｄ））は信
号入力端子８のスイッチ信号と非同期で入力される。

また、第２図（６）〜第２図（２））は、第２図（ａ）
から第２図（ｄ）までの信号を入力したときに、Ｎ−Ｍ
ＯＳＦＥＴ１４のドレイン（第２図（ｅ）　）　、バッ
ファ１５の出力（第２図（ｆ））、出力端子１８（第２
図（ｇ））に発生する出力信号を示す。

いま、Ｎ−ＭＯ８ＦＥＴＩ４のゲートに第２タイミング
信号入力端子１３から第２タイミング信号（第２図（ｂ
））のｒＨＪが入力され、Ｐ−ＭＯＳＦＥＴ９のゲート
に第１タイミング信号入力端子１０から第１タイミング
信号（第２図（Ｃ））のｒＨＪが入力され、さらに、デ
ータラッチ１７のクロック入力端に第３タイミング信号
入力端子１６から第３タイミング信号ｄ（第２図（ｄ）
）のｒＬＪが入力されると、Ｐ−ＭＯＳＦＥＴ９のソー
スｅドレイン間がオフ、Ｎ−ＭＯ８ＦＥＴＩ４のソース
・ドレイン間がオンしている。

これにより、コンデンサ１１は信号入力端子８の状態に
かかわらず、Ｎ−ＭＯＳＦＥＴ１４　Ｔｈ通してディス
チャージされて、第２図（ｅ）に示すようにその両端の
電圧はｒＬＪレベルとなる。したがって、バッファ１５
の出力も「Ｌ」となり、データラッチ１７はクロック入
力端がｒＬＪのため、前の状態（「Ｌ」であったとする
）を保持する。

次に、Ｎ−ＭＯ８ＦＥＴＩ４のゲートに第２タイミング
信号入力端子１３からの第２タイミング信号のｒＬＪを
印加し、Ｐ−ＭＯＳＦＥＴ９のゲートに第１タイミング
信号入力端１０から第１タイミング信号のｒＬＪを印加
し、データラッチ１７のクロック入力端に第３タイミン
グ信号入力端子１６からｒＬＪの第３タイミング信号を
加えている状態となると、Ｎ−ＭＯＳＦＥＴ１４のソー
ス・ドレインはオフし、Ｐ−ＭＯＳＦＥＴ９のソース・
ドレインは導通している。

これにより、コンデンサ１１は信号入力端子８に入力さ
ｔているｒＨＪレベル（スイッチ２００カ閉状態の場合
）により、Ｐ−ＭＯＳＦＥＴ９のソース・ドレインを通
して電源電圧ＶＤＤで充電される。

コンデンサ１１の充電カーブがバッファ１５のス；／ツ
ショルド電圧（以下、ＶＴと略す）を越えると、その出
力はｒＨＪレベル（第２図（ｆ））となる。

この時点では、データラッチ１７のクロック入力端がＩ
ＬＪのため、データランチ１７のＱ出力端、すなわち、
出力端子１８はｒＬＪレベル（第２図（ｇ））を保持す
る。

次に、Ｎ−ＭＯＳＦＥＴ１４のゲートに第２タイミング
信号入力端子１３から第２タイミング信号のｒＬＪを入
力するとともに、Ｐ−ＭＯＳＦＥＴ９のゲートに第１タ
イミング信号入力端子１０から第１タイミング信号のｒ
ＨＪを入力し、データラッチ１７のクロック入力端に第
３タイミング信号入力端子から第３タイミング信号のｒ
ＨＪ　’に入力する、！：、Ｐ−ＭＯ８ＦＥＴ９のソー
ス・ドレインおよびＮ−ＭＯ８ＦＥＴＩ４のンースード
レインはともにオフとなる。

これにより、コンデンサ１１は充電された電位を保ち、
バッファ１５の出力もｒＨＪレベルである。そして、デ
ータラッチ１７のクロック入力端には、ｒＨＪレベルが
入力されているため、データ入力端りの信号を読み取っ
て出力端子１８にｒＨＪレベルを出力する。

以後、信号入力端子８にｒＨＪレベルが人力されている
間（スイッチ２００が閉状態）、上記動作が繰り返され
る。

次に、スイッチ２００がオープン状態になると、Ｎ−Ｍ
ＯＳＦＥＴ１４　（Ｄゲートには［ＨＪ　、　Ｐ−ＭＯ
ＳＦＥＴ９のケートにはｒＨＪ　、データランチ１７の
クロック入力端にｒＬＪが入力された状態では、Ｎ−Ｍ
ＯＳＦＥＴ１４のドレインとバッファ１５の出力はｒＬ
Ｊ　、出力端子１８は前の状態（「Ｈ」レベル）である
。

次に、Ｎ−ＭＯＳＦＥＴ１４のゲートにｒＬＪ、Ｐ−Ｍ
ＯＳＦＥＴ９のゲートに「Ｌ」、データラッチ１７のク
ロック入力端にｒＬＪが人力されたときには、コンデン
サ１１は信号入力端子８がオープンのため、充電されず
、ｒＬＪ　ｆｆｉ保持する。このとき、バッファ１５の
出力は「Ｌ」、出力端子１８はｒＨＪである。

次に、Ｎ−ＭＯ８ＦＥＴＩ４のゲートにｒＬＪ、Ｐ−Ｍ
ＯＳＦＥＴ９のゲートに「Ｈ」、データラッチ１７のク
ロック入力端に「■（」が入力されると、Ｐ−ＭＯＳＦ
ＥＴ９　、Ｎ−ＭＯＳＦＥＴ１４はともにソース・ドレ
インがオフするため、コンデンサ１１はｒＬＪ状態を保
持し、バッファ１５の出力はｒＬＪであり、したがって
、データラッチ１７はそのデータ入力端りのｒＬＪレベ
ルを読み込み、出力端子１８にｒＬＪレベルを伝達する
。

この第１図の実施例は入力信号がｒＨＪとオープン（ま
たは「Ｌ」）の場合であり、入力信号がオープン（また
は「Ｈ」）と「Ｌ」の場合には第３図のようになる。

この第３図では、第１図と異なる点は以下に列挙するご
とくである。

（１）スイッチ手段としてのＰ−ＭＯＳＦＥＴ９がＮ−
ＭＯＳＦＥＴ２０となる。

（２）　　コンデンサ１１のディスチャージ手段として
のＮ−ＭＯ８ＦＥＴＩ４がＰ−ＭＯＳＦＥＴ２１となる
。また、Ｐ−ＭＯＳＦＥＴ２１のソースは高電源電位（
ＶＤＤ　）に接続される。

（３）　　コンデンサ１１の他端が低電源電位（ＶＤＤ
　）に接続されている、 （４）　　コンデンサ１１の他端が低電源電位（Ｖｓｓ
）から高電源電位（ＶＤＤ　）と接続されている。

また、回路各部の信号もデータラッチ１７のクロック入
力端に入力される第３タイミングｉｔ号以外はすべて逆
相となり、第４図（ａ）〜第４図（ｇ）のごとき波形と
なり、これらはそれぞれ第２図（ａ）〜第２図ωと対応
している。

第５図はこの発明の第３の実施例の回路図である。この
第５図の場合は、記憶手段としてのデータラッチ１７を
スイッチドインバータ型のＤ−ＦＦ２３を用いた場合で
あシ、このＤ−ＦＦ２３の具体的回路構成は第６図に示
す通りである。

この第６図において、ＤはＤ−ＦＦのデータ入力端、Ｑ
はＱ出力端、φ、￥はクロック信号（タイミング信号）
を示し、ＰはＰ−ＭＯＳＦＥＴ、ｎはＮ−ＭＯＳＦＥＴ
、ＶＤｐＶｉ電源電圧をそれぞれ示す。

第７図は第５図の実施例の各部の信号波形を示し、第７
図（ａ）は信号入力端子８に加える入力信号、第７図（
ｂ）は第２タイミング信号で、第２タイミング信号入力
端子１３に加えるものである。第７図（ｅ）は第１タイ
ミング信号であり、第１タイミング信号入力端子１０に
加えられる。第７図（ｄ）は第３タイミング信号で、第
３タイミング信号入力端子１６に加えられる。第７図（
ｅ）はコンデンサ１１の充電圧、第７図（ｇ）は出力端
子１８の出力である。

この第５図の実施例と第１図の実施例との相違する点べ
以下に列挙する通りである。

（１）　　記憶手段として、Ｄ−ＦＦ２３のデータ入力
端が高入力インピーダンスになったため、バッファ１５
が不要となる。

（２）　　記憶手段として、Ｄ−ＦＦ２３に＝使用した
ので、クロック入力端のエツジでデータ入力端りの信号
を読み込むため、第１〜第３タイミング信号がすべて同
じ信号でよくなる。この点を除けば、この第３の実施例
は第１の実施例と同じ動作をする。

なお、第２図（ａ）、第４図（ａ）、第７図（ａ）の入
力信号におけるＮはチャタリング雑音信号を示す。

また、この発明はキーボード装置の入力後、テレビのチ
ャンネル修正回路の入力後、電子時計の時刻修正回路の
入力後、電子時計のアラーム修正回路の入力後などに好
適である。

この発明は、上記からも明らかなように、入力レベルを
一度コンデンサ１１に充電し、この電圧を記憶手段で判
定記憶してコンデンサを放電するため、入力インピーダ
ンスはコンデンサの容量ト充放電の周波数より決定され
、旨入力インピーダンスとなる。

また、コンデンサ１１の充放電周波数により、入力イン
ピーダンスの調整ができるとともに、スイッチ手段のオ
ン抵抗とコンデンサによる積分により、信号入力端子の
チャタリング信号に対して強くなる。

（発明の効果） 以上詳細に説明したように、この発明によれば、高電源
電位または低電源電位に機械的な接点を有するスイッチ
を介して第１スイッチ手段の第１端子を接続し、第２端
子と高電源電位または低電源電位間にコンデンサを接続
して第１タイミング信号により第１スイツチを開閉して
そのオン時にコンデンサを充電させ、コンデンサに第２
スイッチ手段を並列的に接続して第２タイミング信号に
工り第２スイツチのオン時にコンデンサの電荷全放電さ
せ、記憶手段のクロック入力端に導入する第３タイミン
グ信号によりコンデンサの電位を保持するかあるいは読
み取って出力するようにしたので、高入力インピーダン
スにでき、低電力動作が可能であり、したがって、電池
使用機器の長寿命化が可能となる。

また、チャタリング信号が入力さハても、誤動作を起こ
さないことが必要な機器に特に有効である。

【図面の簡単な説明】

第１図はこの発明のスイッチ入力回路の一実施例の回路
図、第２図は第１図のスイッチ入力回路の動作を説明す
るためのタイムチャート、第３図はこの発明のスイッチ
入力回路の第２の実施例の回路図、第４図は第３図のス
イッチ入力回路の動作を説明するためのタイムチャート
、第５図はこの発明のスイッチ入力回路の第３の実施例
を示す回路図、第６図は第５図のスイッチ回路における
データフリップ・フロップの内部構成を示す回路図、第
７図は第５図のスイッチ入力回路の動作を説明するため
のタイムチャート、第８図は従来のスイッチ入力回路の
回路図である。 ８・・・信号入力端子、９．２１・・・Ｐ−ＭＯ８ＦＥ
管、１０・・・第１タイミング信号入力端子、１１・・
・コンデンサ、１３・・・第２タイミング信号入力端子
、１４．２０・・・Ｎ−ＭＯＳＦＥＴ、１６・・・第３
タイミング信号入力端子、１７・・・データランチ、１
８・・・出力端子、２３・・・データフリッグφフロン
プ。 ８イ客号入カ鵞鳥手 ９：Ｐ−ＭＯＳＦＥＴ １０菫１タイ！７デイム号入力文島手 １１　　コンデンサ １４１Ｎ−ＭＯＳＦＥＴ １７−ｒ”−タラノ斗 ＋８出力を本手 第２図 ８イ言号入力女嘉子 ｔｏ駕１タイミングイ言号入力鳩壬 １１　　フ〉子”ンガ １３　菫２タイミングイ富号λカカａ＋１７・テークう
Ｉ＋ １日、出力ｉ高子 ２０：　Ｎ−ＷＩＯ５ＦＥＴ ２１：　　Ｐ−ＭＯＳＦＥＴ 第４図 ８信号λカ立高子 ９１Ｐ−ＭＯＳＦＥＴ １０、側タイミーゲイ富号入力端午 １１　フンデノη １３、′Ｍ２タイｌＪり°イ富号入力立晶千１６　笛３
タイミ、グイ盲号入カ１１手旧出力宜畠子 ２３、テ゛−タラ・、千 Ｄ−７−タ八力鳩 ＱＱ出出力女 中・不　クロー・クイ處号 １１）ｉＰ−ＭＯＳＦＥＴ ｎ＋Ｎ−ＭＯ８ＦＥＴ

Claims (1)

【特許請求の範囲】
1. 高電源電位または低電源電位に機械的な接点を有するス
   イッチを介して第１端子が接続され第３端子に第１タイ
   ミング信号により開閉される第１スイッチ手段と、この
   第１スイッチ手段の第２端子と高電源電位または低電源
   電位間に接続され第１スイッチ手段のオン時に充電され
   るコンデンサと、このコンデンサと並列に接続され第２
   タイミング信号により開閉されオン時に上記コンデンサ
   の充電々荷を放電する第２スイッチ手段と、データ入力
   端が上記第１スイッチ手段の第２端子に接続されクロッ
   ク入力端に導入される第３タイミング信号のレベルに応
   じて上記コンデンサの電位を保持するかコンデンサの電
   位を読み取つて出力する記憶手段とよりなるスイッチ入
   力回路。