JPS6130768B2 - - Google Patents
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- JPS6130768B2 JPS6130768B2 JP53109351A JP10935178A JPS6130768B2 JP S6130768 B2 JPS6130768 B2 JP S6130768B2 JP 53109351 A JP53109351 A JP 53109351A JP 10935178 A JP10935178 A JP 10935178A JP S6130768 B2 JPS6130768 B2 JP S6130768B2
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- fet
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- gate electrode
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
- H03F3/601—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators using FET's, e.g. GaAs FET's
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタ、とくに２重ゲ
ートを有するシヨツトキーゲート型電界効果型ト
ランジスタを用いた増幅回路に関するものであ
る。マイクロ波帯（109Hz以上）で使用する増幅
素子としてはバイポーラ型トランジスタよりも電
界効果型トランジスタ（以下FETと略記する）
が有利とされ、また、このようなFETの基板と
する半導体材料はシリコン（Si）よりも砒化ガリ
ウム（GaAs）の方が良いとされている。
ートを有するシヨツトキーゲート型電界効果型ト
ランジスタを用いた増幅回路に関するものであ
る。マイクロ波帯（109Hz以上）で使用する増幅
素子としてはバイポーラ型トランジスタよりも電
界効果型トランジスタ（以下FETと略記する）
が有利とされ、また、このようなFETの基板と
する半導体材料はシリコン（Si）よりも砒化ガリ
ウム（GaAs）の方が良いとされている。
現在、多用されているGaAsのFETの形式とし
てはチヤンネルがｎ型で、ゲート電極の材料には
金属を用いるが、基板表面と該ゲート電極との間
には絶縁被膜を設けずに金属を直接半導体基板表
面と接触させ、接触部に生ずる整流性電位障壁、
即ち、シヨツトキーバリアを利用してチヤンネル
電流を制御する形式のものがもつとも普通に用い
られている。このようなシヨツトキーバリアを利
用するゲートを有するFETは一般の学術文献に
おいてMES・FETと略記されているので本明細
書においてもこの略号を使用する。
てはチヤンネルがｎ型で、ゲート電極の材料には
金属を用いるが、基板表面と該ゲート電極との間
には絶縁被膜を設けずに金属を直接半導体基板表
面と接触させ、接触部に生ずる整流性電位障壁、
即ち、シヨツトキーバリアを利用してチヤンネル
電流を制御する形式のものがもつとも普通に用い
られている。このようなシヨツトキーバリアを利
用するゲートを有するFETは一般の学術文献に
おいてMES・FETと略記されているので本明細
書においてもこの略号を使用する。
上記MES・FETは通常マイクロ波帯で使用す
るが、各電極の直流バイアス電圧に関しては一般
のSiから成る絶縁ゲート型FFETとほとんど同じ
であつて、ソース電極に対してドレイン電極には
正の数Ｖ〜10数Ｖ程度のゲート電極には負の１〜
3Vの直流電圧をそれぞれ掛けた状態で動作させ
る。したがつて、この種のFETを２段縦続接続
する場合には段間に直流阻止用コンデンサを介挿
する必要があり、また当然ながら前段のドレイン
電極と後段のゲート電極とのバイアス回路は別個
にしなければならないので回路が複雑化する欠点
があつた。また、この結合コンデンサはマイクロ
波を増幅するには誘電正接の小さい小型、従つて
小容量のコンデンサを使用しなければならないの
で107Hz以下程度の低い周波数に対しては上記コ
ンデンサのインピーダンスによる利得損失が大き
くなる欠点があつた。
るが、各電極の直流バイアス電圧に関しては一般
のSiから成る絶縁ゲート型FFETとほとんど同じ
であつて、ソース電極に対してドレイン電極には
正の数Ｖ〜10数Ｖ程度のゲート電極には負の１〜
3Vの直流電圧をそれぞれ掛けた状態で動作させ
る。したがつて、この種のFETを２段縦続接続
する場合には段間に直流阻止用コンデンサを介挿
する必要があり、また当然ながら前段のドレイン
電極と後段のゲート電極とのバイアス回路は別個
にしなければならないので回路が複雑化する欠点
があつた。また、この結合コンデンサはマイクロ
波を増幅するには誘電正接の小さい小型、従つて
小容量のコンデンサを使用しなければならないの
で107Hz以下程度の低い周波数に対しては上記コ
ンデンサのインピーダンスによる利得損失が大き
くなる欠点があつた。
一方、MES・FETにもSiのFETと同様の２重
ゲートを有する品種がある。このようなFETの
第２ゲートは従来真空管のスクリーング ツドと
同様に、入力信号を加える第１ゲート電極とドレ
イン電極間の静電遮蔽用または自動利得制御
（AGC）のための電圧印加用、あるいは変調用等
に用いられていた。
ゲートを有する品種がある。このようなFETの
第２ゲートは従来真空管のスクリーング ツドと
同様に、入力信号を加える第１ゲート電極とドレ
イン電極間の静電遮蔽用または自動利得制御
（AGC）のための電圧印加用、あるいは変調用等
に用いられていた。
しかるに本発明者はMES・FETの第２ゲート
から比較的高レベルの増幅信号を取り出すことが
できることを発見した。即ち、第１ゲート電極に
入力信号を印加したときにソースから流れ出る電
流は上記入力信号によつて励振されるが、該電流
の交流分がドレイン電極と第２ゲート電極とに分
流するものと考えられる。ゆえに該第２ゲート電
極から出る出力電圧を次段のMES・FETの第１
ゲート電極に供給すれば、両ゲート電極の直流バ
イアス電圧はほぼ等しいので、２段増幅回路を容
易に構成することができる。
から比較的高レベルの増幅信号を取り出すことが
できることを発見した。即ち、第１ゲート電極に
入力信号を印加したときにソースから流れ出る電
流は上記入力信号によつて励振されるが、該電流
の交流分がドレイン電極と第２ゲート電極とに分
流するものと考えられる。ゆえに該第２ゲート電
極から出る出力電圧を次段のMES・FETの第１
ゲート電極に供給すれば、両ゲート電極の直流バ
イアス電圧はほぼ等しいので、２段増幅回路を容
易に構成することができる。
本発明は前述の知見に基づいてなされたもの
で、２個のFETを直流的に接続してバイアス回
路を簡易化した新規なるFET利用増幅回路を提
供せんとするものである。
で、２個のFETを直流的に接続してバイアス回
路を簡易化した新規なるFET利用増幅回路を提
供せんとするものである。
以下図面を用いて詳細に説明する。
第１図Ａは第１図Ｃに示す如き、MET・FET
の第１ゲートG1―ドレインＤ間の電力利得を、
第１図Ｂは同一のMET・FETの第１ゲートG1―
第２ゲートG2間の電力利得を夫々示す図であ
る。
の第１ゲートG1―ドレインＤ間の電力利得を、
第１図Ｂは同一のMET・FETの第１ゲートG1―
第２ゲートG2間の電力利得を夫々示す図であ
る。
第１図Ａ，Ｂについては、第１ゲートG1への
バイアス電圧Vg1を“−3V”とし、ドレインＤへ
のバイアス電圧ＶDを“5V”とし、第２ゲートG2
へのバイアス電圧Vg2を0V，−1V，−3V，−4Vと変
化させた場合の周波数（ＧHz）対利得（dB）を
それぞれ示している。
バイアス電圧Vg1を“−3V”とし、ドレインＤへ
のバイアス電圧ＶDを“5V”とし、第２ゲートG2
へのバイアス電圧Vg2を0V，−1V，−3V，−4Vと変
化させた場合の周波数（ＧHz）対利得（dB）を
それぞれ示している。
第２ゲートへのバイアス電圧がいずれの場合
も、周波数が高くなるにつれて利得の差が小さく
なり、8GHz以上のときはほとんど同利得となつ
ている。
も、周波数が高くなるにつれて利得の差が小さく
なり、8GHz以上のときはほとんど同利得となつ
ている。
このことから、信号周波数が8GHz以上のとき
にはドレイン又は第２ゲートのいずれを出力電極
として使用しても利得の差は問題とならないこと
が明らかである。
にはドレイン又は第２ゲートのいずれを出力電極
として使用しても利得の差は問題とならないこと
が明らかである。
第２図は本発明に係る増幅回路の一実施例とし
て、前段のMES・FETIの第２ゲート電極を後段
のMES・FET2の第１ゲート電極に対し実質的に
零インピーダンスで直流的結合した２段増幅回路
を示したものである。本実施例において前段の
MES・FET1の第２ゲート電極１Gbと、後部の
MES・FET２の第１ゲート電極２Ｇとは直結さ
れていて、ゲートバイアス電源３からインダクタ
ンス素子４を通じて上記両ゲート電極に共通にバ
イアス電圧が印加されている。ただし、本実施例
では後段のMES・FETは単一ゲート型である。
また、前段のMES・FET１のドレイン電極１Ｄ
からは出力を取出さないので、該電極１Ｄはコン
デンサ５を介して交流的に接地されている。入力
信号は前段のMES・FET１の第１ゲート電極１
Gaに印加される。６はフイルタ用のチヨークコ
イルである。後段の単一ゲートMES・FET２ソ
ース２Ｓは接地されている。なお、７は後段の
MES・FETの負荷インピーダンス、８はドレイ
ン電源である。入力信号は前段のMES・FET１
の第１ゲート１Gaに印加され、後段のMES・
FET２のドレイン電極２Ｄから取出される。第
２図の２段増幅回路は段間が直結となつているた
めバイアス回路は前段の第２ゲート電極１Gbと
後段のゲート電極２Ｇとに共通となつて簡易化さ
れており、段間の結合コンデンサが省かれている
ため該コンデンサに基づく浮遊容量等もなく、集
積回路化する場合にも有利である。なお、
MES・FETの第２ゲートを出力端子としたと
き、およそ1GHz程度まではかなり利得があると
思われるので、第２図の実施例は1GHz程度まで
は使用に耐える。もちろん、この程度の周波数帯
で使用する場合には後段にはシリコンのFETを
用いてもよい。またバイポーラ型トランジスタの
内にも２〜3GHz程度の周波数まで利得のある品
種もあるから、このようなバイポーラ型トランジ
スタ、例えばPNP型シリコントランジスタを後段
に用いることも可能である。さらに前段のドレイ
ン電極を接地せず、その出力を後段の駆動以外の
目的に用いても差支えない。なお、前段のFET
がゲート接地接続であつても、前段のFETの第
２ゲート電極と後段第１ゲート電極との直流電位
を等しくすることは可能であるから、ソース接地
接続の場合と同様の直流結合増幅器を構成するこ
とができる。また、一般に段間に信号の著しい損
失を招かない程度の低抵抗を挿入することは何ら
差支えない。
て、前段のMES・FETIの第２ゲート電極を後段
のMES・FET2の第１ゲート電極に対し実質的に
零インピーダンスで直流的結合した２段増幅回路
を示したものである。本実施例において前段の
MES・FET1の第２ゲート電極１Gbと、後部の
MES・FET２の第１ゲート電極２Ｇとは直結さ
れていて、ゲートバイアス電源３からインダクタ
ンス素子４を通じて上記両ゲート電極に共通にバ
イアス電圧が印加されている。ただし、本実施例
では後段のMES・FETは単一ゲート型である。
また、前段のMES・FET１のドレイン電極１Ｄ
からは出力を取出さないので、該電極１Ｄはコン
デンサ５を介して交流的に接地されている。入力
信号は前段のMES・FET１の第１ゲート電極１
Gaに印加される。６はフイルタ用のチヨークコ
イルである。後段の単一ゲートMES・FET２ソ
ース２Ｓは接地されている。なお、７は後段の
MES・FETの負荷インピーダンス、８はドレイ
ン電源である。入力信号は前段のMES・FET１
の第１ゲート１Gaに印加され、後段のMES・
FET２のドレイン電極２Ｄから取出される。第
２図の２段増幅回路は段間が直結となつているた
めバイアス回路は前段の第２ゲート電極１Gbと
後段のゲート電極２Ｇとに共通となつて簡易化さ
れており、段間の結合コンデンサが省かれている
ため該コンデンサに基づく浮遊容量等もなく、集
積回路化する場合にも有利である。なお、
MES・FETの第２ゲートを出力端子としたと
き、およそ1GHz程度まではかなり利得があると
思われるので、第２図の実施例は1GHz程度まで
は使用に耐える。もちろん、この程度の周波数帯
で使用する場合には後段にはシリコンのFETを
用いてもよい。またバイポーラ型トランジスタの
内にも２〜3GHz程度の周波数まで利得のある品
種もあるから、このようなバイポーラ型トランジ
スタ、例えばPNP型シリコントランジスタを後段
に用いることも可能である。さらに前段のドレイ
ン電極を接地せず、その出力を後段の駆動以外の
目的に用いても差支えない。なお、前段のFET
がゲート接地接続であつても、前段のFETの第
２ゲート電極と後段第１ゲート電極との直流電位
を等しくすることは可能であるから、ソース接地
接続の場合と同様の直流結合増幅器を構成するこ
とができる。また、一般に段間に信号の著しい損
失を招かない程度の低抵抗を挿入することは何ら
差支えない。
本発明に係る増幅回路は２重ゲート型FETの
第２ゲートの直流電位が第１ゲートとほぼ同じで
あることを利用して次段のFETと直流的に結合
するから、ゲートバイアス回路の簡易化、集積回
路化の便利、周波数特性の改善等直流結合増幅回
路の利点がすべて得られるだけでなく、同一導電
型（例えばｎ型チヤンネル）のFETを多数縦続
接続しても所要ドレイン電源電圧はコンデンサ結
合の場合に比し高くならないという優れた利点が
ある。
第２ゲートの直流電位が第１ゲートとほぼ同じで
あることを利用して次段のFETと直流的に結合
するから、ゲートバイアス回路の簡易化、集積回
路化の便利、周波数特性の改善等直流結合増幅回
路の利点がすべて得られるだけでなく、同一導電
型（例えばｎ型チヤンネル）のFETを多数縦続
接続しても所要ドレイン電源電圧はコンデンサ結
合の場合に比し高くならないという優れた利点が
ある。
第１図Ａ，Ｂは第１図Ｃに示す如きMES・
FETのドレイン電極から出力を取出した場合と
第２ゲート電極から出力を取出した場合との電力
利得の周波数特性を示す線図、第２図は本発明に
係る増幅回路の一実施例を示す回路接続図であ
る。 １：２重ゲート型MES・FET、２：単一ゲー
ト型MES・FES、１Ga：第１ゲート電極、１
Gb：第２ゲート電極、３：ゲートバイアス電
源、４：インダクタンス素子、８：コレクタ電
源。
FETのドレイン電極から出力を取出した場合と
第２ゲート電極から出力を取出した場合との電力
利得の周波数特性を示す線図、第２図は本発明に
係る増幅回路の一実施例を示す回路接続図であ
る。 １：２重ゲート型MES・FET、２：単一ゲー
ト型MES・FES、１Ga：第１ゲート電極、１
Gb：第２ゲート電極、３：ゲートバイアス電
源、４：インダクタンス素子、８：コレクタ電
源。
Claims (1)
- 【特許請求の範囲】 １ ２重ゲート電極を有するシヨツトキーゲート
型電界効果トランジスタの電第１ゲート電極―ソ
ース電極間に入力信号を印加し、該入力信号に基
づいて上記電界効果トランジスタの第２ゲートに
現れる出力信号を次段の増幅素子の制御電極に直
流的に結合するとともに、該第１ゲート及び第２
ゲートにほぼ同じ直流電位を与えることを特徴と
する電界効果トランジスタを用いた増幅回路。 ２ ２重ゲート電極を有する電界効果トランジス
タの第２ゲート電極が次段の電界効果トランジス
タのゲート電極にほぼ零インピーダンスの結合線
路により直流的に結合されたことを特徴とする特
許請求の範囲第１項に記載の電界効果トランジス
タを用いた増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10935178A JPS5535570A (en) | 1978-09-06 | 1978-09-06 | Amplifier circuit using field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10935178A JPS5535570A (en) | 1978-09-06 | 1978-09-06 | Amplifier circuit using field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5535570A JPS5535570A (en) | 1980-03-12 |
| JPS6130768B2 true JPS6130768B2 (ja) | 1986-07-16 |
Family
ID=14508017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10935178A Granted JPS5535570A (en) | 1978-09-06 | 1978-09-06 | Amplifier circuit using field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5535570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647963U (ja) * | 1987-07-03 | 1989-01-17 |
-
1978
- 1978-09-06 JP JP10935178A patent/JPS5535570A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647963U (ja) * | 1987-07-03 | 1989-01-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5535570A (en) | 1980-03-12 |
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