JPS6129552B2 - - Google Patents
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- JPS6129552B2 JPS6129552B2 JP55081625A JP8162580A JPS6129552B2 JP S6129552 B2 JPS6129552 B2 JP S6129552B2 JP 55081625 A JP55081625 A JP 55081625A JP 8162580 A JP8162580 A JP 8162580A JP S6129552 B2 JPS6129552 B2 JP S6129552B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補型MIS電界効果半導体装置の製造
方法に関するものである。
方法に関するものである。
相補型MIS電界効果半導体装置は、低電圧駆動
の省電力型であり動作速度も比較的高速であるな
どの優れた特性を持つているため、一般の論理用
をはじめ時計用などの多くの集積回路に組込まれ
て用いられている。
の省電力型であり動作速度も比較的高速であるな
どの優れた特性を持つているため、一般の論理用
をはじめ時計用などの多くの集積回路に組込まれ
て用いられている。
相補型MIS電界効果半導体装置を構成している
MIS電界効果トランジスタのうち一方のトランジ
スタたとえばＰ型チヤネル電界効果トランジス
タ、特にイオン注入によるセルフアラインゲート
トランジスタは第１図ａに示すような構造となつ
ている。
MIS電界効果トランジスタのうち一方のトランジ
スタたとえばＰ型チヤネル電界効果トランジス
タ、特にイオン注入によるセルフアラインゲート
トランジスタは第１図ａに示すような構造となつ
ている。
一導電型（ここではＮ型）の半導体基板１にソ
ースおよびドレインとなる反対導電型（ここでは
Ｐ型）の半導体領域３，４があり、このソース、
ドレインにまたがつてゲート絶縁層８があり、ソ
ース、ゲートおよびドレインの電極１０，１１，
１２がそれぞれ取出され、ソースおよびドレイン
の電極取出し孔以外の部分はフイールド酸化膜７
でおおわれている。又１７は高濃度Ｐ型拡散層領
域でセルフアラインゲートを実現するため、ソー
ス―ゲート電極間とドレインゲート電極間の前記
―導電型半導体基板１に該半導体基板１と反対導
電型の不純物（ここではＰ型）をゲート電極をマ
スクとしてイオン注入し、形成された前記反対導
型の半導体領域である。この構造のMIS型電界効
果半導体トランジスタを電気的な等価回路で示す
と第１図ｂのようになる。即ちソース―ゲート間
とドレイン―ゲート間にそれぞれソースあるいは
ドレイン領域とゲート電極の間のセルフアライン
ゲートを実現するためのイオン注入によつて形成
された高濃度Ｐ型拡散層１７の抵抗に依存する抵
抗γが直列に導入された形になる。その結果この
直列抵抗に基づく電力損や動作速度の遅延が問題
となる。このため、前記拡散層１７を充分に低抵
抗に形成する事が製造工程上重要な要素となつて
いる。
ースおよびドレインとなる反対導電型（ここでは
Ｐ型）の半導体領域３，４があり、このソース、
ドレインにまたがつてゲート絶縁層８があり、ソ
ース、ゲートおよびドレインの電極１０，１１，
１２がそれぞれ取出され、ソースおよびドレイン
の電極取出し孔以外の部分はフイールド酸化膜７
でおおわれている。又１７は高濃度Ｐ型拡散層領
域でセルフアラインゲートを実現するため、ソー
ス―ゲート電極間とドレインゲート電極間の前記
―導電型半導体基板１に該半導体基板１と反対導
電型の不純物（ここではＰ型）をゲート電極をマ
スクとしてイオン注入し、形成された前記反対導
型の半導体領域である。この構造のMIS型電界効
果半導体トランジスタを電気的な等価回路で示す
と第１図ｂのようになる。即ちソース―ゲート間
とドレイン―ゲート間にそれぞれソースあるいは
ドレイン領域とゲート電極の間のセルフアライン
ゲートを実現するためのイオン注入によつて形成
された高濃度Ｐ型拡散層１７の抵抗に依存する抵
抗γが直列に導入された形になる。その結果この
直列抵抗に基づく電力損や動作速度の遅延が問題
となる。このため、前記拡散層１７を充分に低抵
抗に形成する事が製造工程上重要な要素となつて
いる。
しかしながら低抵抗を実現する目的で高ドーズ
のセルフアラインイオン注入工程を導入すること
により工程が複雑となるとともに、フオトレジス
トの剥離が困難になるなどの本工程特有の問題が
新に発生し、製品の歩留りおよび信頼性の低下な
ど相補型MIS半導体装置の生産を阻害する原因と
なつている。
のセルフアラインイオン注入工程を導入すること
により工程が複雑となるとともに、フオトレジス
トの剥離が困難になるなどの本工程特有の問題が
新に発生し、製品の歩留りおよび信頼性の低下な
ど相補型MIS半導体装置の生産を阻害する原因と
なつている。
第２図に示す相補型MIS半導体装置の従来の製
造方法の一例を用いさらに詳細に説明する。説明
を簡単にするために以下の説明は前記第１導電型
半導体基板１がＮ型シリコン半導体装置の場合に
ついて行う。
造方法の一例を用いさらに詳細に説明する。説明
を簡単にするために以下の説明は前記第１導電型
半導体基板１がＮ型シリコン半導体装置の場合に
ついて行う。
Ｎ型シリコン基板１の一部分にＰ型不純物を拡
散し、Ｎ型チヤネル電界効果トランジスタ形成領
域としてのＰ型ウエル２を形成し、次いで該Ｐ型
ウエル２以外の前記半導体基板１にＰ型チヤネル
電界効果トランジスタのソースおよびドレインと
なる領域にＰ型不純物を拡散してソース領域３お
よびドレイン領域４を形成し、次いで前記Ｐ型ウ
エル２にＮ型チヤネル電界効果トランジスタのソ
ースおよびドレインとなる領域にＮ型不純物を拡
散してソース領域５およびドレイン領域６を形成
する｛第２図ａ参照｝。
散し、Ｎ型チヤネル電界効果トランジスタ形成領
域としてのＰ型ウエル２を形成し、次いで該Ｐ型
ウエル２以外の前記半導体基板１にＰ型チヤネル
電界効果トランジスタのソースおよびドレインと
なる領域にＰ型不純物を拡散してソース領域３お
よびドレイン領域４を形成し、次いで前記Ｐ型ウ
エル２にＮ型チヤネル電界効果トランジスタのソ
ースおよびドレインとなる領域にＮ型不純物を拡
散してソース領域５およびドレイン領域６を形成
する｛第２図ａ参照｝。
次に前記Ｎ型およびＰ型チヤネル電界効果トラ
ンジスタのゲートとなるべき領域の酸化膜を除去
しそのあとにゲート絶縁層８を形成する｛第２図
ｂ参照｝。
ンジスタのゲートとなるべき領域の酸化膜を除去
しそのあとにゲート絶縁層８を形成する｛第２図
ｂ参照｝。
次に前記Ｎ型チヤネルおよびＰ型チヤネルの電
界効果トランジスタのソースおよびドレイン電極
の取出し口を開孔し次いで前記Ｎ型半導体基板上
全面に電極金属を被覆する｛第２図ｃ参照｝。
界効果トランジスタのソースおよびドレイン電極
の取出し口を開孔し次いで前記Ｎ型半導体基板上
全面に電極金属を被覆する｛第２図ｃ参照｝。
次に前記Ｎ型チヤネルおよびＰ型チヤネルの電
界効果トランジスタを形成すべき領域の前記電極
金属をバターニングする｛第２図ｄ図参照｝。
界効果トランジスタを形成すべき領域の前記電極
金属をバターニングする｛第２図ｄ図参照｝。
次に写真蝕刻法により前記Ｐ型チヤネルトラン
ジスタのゲート電極１１を含むゲート領域以外の
前記Ｎ型半導体基板の全面をフオトレジスト１６
で被覆し、Ｐ型不純物を用い前述のセルフアライ
ンイオン注入を行い高濃度Ｐ型拡散層領域１７を
形成する｛第２図ｅ参照｝。
ジスタのゲート電極１１を含むゲート領域以外の
前記Ｎ型半導体基板の全面をフオトレジスト１６
で被覆し、Ｐ型不純物を用い前述のセルフアライ
ンイオン注入を行い高濃度Ｐ型拡散層領域１７を
形成する｛第２図ｅ参照｝。
次に前記Ｐ型チヤネル電界効果トランジスタ電
極１１を含むゲート領域以外の前記Ｎ型半導体基
板の全面を被覆していたフオトレジスト１６を剥
離し、今度はＮ型チヤネル電界効果トランジスタ
のゲート電極１４を含むゲート領域以外の前記Ｎ
型半導体基板の全面をフオトレジスト１６で被覆
し、Ｎ型不純物を用い前述のセルフアラインイオ
ン注入を行い高濃度Ｎ型拡散層領域１８を形成す
る｛第２図Ｉ参照｝。
極１１を含むゲート領域以外の前記Ｎ型半導体基
板の全面を被覆していたフオトレジスト１６を剥
離し、今度はＮ型チヤネル電界効果トランジスタ
のゲート電極１４を含むゲート領域以外の前記Ｎ
型半導体基板の全面をフオトレジスト１６で被覆
し、Ｎ型不純物を用い前述のセルフアラインイオ
ン注入を行い高濃度Ｎ型拡散層領域１８を形成す
る｛第２図Ｉ参照｝。
次に前記フオトレジストを剥離して相補型MIS
電界効果半導体装置が得られる。
電界効果半導体装置が得られる。
前述の製造工程の中でセルフアラインイオン注
入は前述のようにトランジスタのソース―ゲート
およびドレイン―ゲート間に導入される直列抵抗
の値を小さくするために（1013〜1015）ドーズcm-2
のような高ドーズ量の不純物イオンの注入を必要
とする。このためマスクとして使用しているフオ
トレジストはイオン放射により硬化変質して、ト
リクレンのような通常の有機溶剤による剥離が困
難となる。有機溶剤による剥離以外の方法として
は次のものが考えられるがそれぞれ問題点を包含
している。1.酸素ガス等を用いてガスプラズマ中
で剥離する方法が考えられるが、トランジスタ素
子に与えるダメージが大きくトランジスタのリー
ク電流増大をきたすなどの欠点がある。2.熱濃硫
酸等の強度による剥離は電極金属であるアルミニ
ウム等の金属がエツチングされる恐れがある。3.
（400〜500）℃の高温で熱的に分解して剥離する
方法も考えられ上記の方法に比較して一応良好な
方法として認められる。しかしながらこの熱的分
解法もくり返し行うと電極金属がトランジスタの
接合内に浸透して行き接合を短絡してしまうとこ
ろのアロイスパイク発生の恐れがある。
入は前述のようにトランジスタのソース―ゲート
およびドレイン―ゲート間に導入される直列抵抗
の値を小さくするために（1013〜1015）ドーズcm-2
のような高ドーズ量の不純物イオンの注入を必要
とする。このためマスクとして使用しているフオ
トレジストはイオン放射により硬化変質して、ト
リクレンのような通常の有機溶剤による剥離が困
難となる。有機溶剤による剥離以外の方法として
は次のものが考えられるがそれぞれ問題点を包含
している。1.酸素ガス等を用いてガスプラズマ中
で剥離する方法が考えられるが、トランジスタ素
子に与えるダメージが大きくトランジスタのリー
ク電流増大をきたすなどの欠点がある。2.熱濃硫
酸等の強度による剥離は電極金属であるアルミニ
ウム等の金属がエツチングされる恐れがある。3.
（400〜500）℃の高温で熱的に分解して剥離する
方法も考えられ上記の方法に比較して一応良好な
方法として認められる。しかしながらこの熱的分
解法もくり返し行うと電極金属がトランジスタの
接合内に浸透して行き接合を短絡してしまうとこ
ろのアロイスパイク発生の恐れがある。
前述の従来技術による製造方法によると、上記
の問題となるセルフアラインイオン注入工程にお
けるフオトレジスト剥離工程を２回含んでおり、
たとえ剥離方法として一応良好な熱的分解法を用
いるにしても前述のように２回もくり返し使用す
ることは問題となり製品の歩留や信頼性の低下を
きたすなどの欠陥を有している。
の問題となるセルフアラインイオン注入工程にお
けるフオトレジスト剥離工程を２回含んでおり、
たとえ剥離方法として一応良好な熱的分解法を用
いるにしても前述のように２回もくり返し使用す
ることは問題となり製品の歩留や信頼性の低下を
きたすなどの欠陥を有している。
本発明の目的は製造工程を簡単、合理化するこ
とにより、かかるセルフアラインイオン注入に基
づく問題点を解決した相補型MIS電界効果半導体
装置の製造方法を提供することにある。
とにより、かかるセルフアラインイオン注入に基
づく問題点を解決した相補型MIS電界効果半導体
装置の製造方法を提供することにある。
本発明による相補型MIS電界効果半導体装置の
製造方法は第１導電型の半導体基板上に第２導電
型の半導体領域を部分的に形成し、前記第２導電
型の半導体領域および該第２導電型の半導体領域
以外の前記第１導電型基板にそれぞれ第１導電型
チヤネル電界効果トランジスタおよび第２導電型
チヤネル電界効果トランジスタのソース領域とド
レイン領域を形成し、前記ソース領域とドレイン
領域にまたがるゲート絶縁層を形成し、前記基板
全面に電極金属を被覆する工程と、前記第１導電
型チヤネル電界効果トランジスタ（もしくは前記
第２導電型チヤネル電界効果トランジスタ）を形
成すべき領域の前記電極金属をパターンニングす
る工程、パターニングされていない電極金属をマ
スクにして前記第１導電型チヤネル電界効果トラ
ンジスタ（もしくは前記第２導電型チヤネル電界
効果トランジスタ）に第１導電型不純物（もしく
は第２導電型不純物）をイオン注入する工程、前
記第２導電型チヤネル電界効果トランジスタ（も
しくは前記第１導電型チヤネル電界効果トランジ
スタ）を形成すべき領域の前記電極金属をパター
ニングする工程、該パターニングに使用したフオ
トレジストをつけたまま前記第２導電型チヤネル
電界効果トランジスタ（もしくは前記第１導電型
チヤネル電界効果トランジスタ）に第２導電型不
純物（もしくは第１導電型不純物）をイオン注入
する工程とを含むことを特徴とするものである。
製造方法は第１導電型の半導体基板上に第２導電
型の半導体領域を部分的に形成し、前記第２導電
型の半導体領域および該第２導電型の半導体領域
以外の前記第１導電型基板にそれぞれ第１導電型
チヤネル電界効果トランジスタおよび第２導電型
チヤネル電界効果トランジスタのソース領域とド
レイン領域を形成し、前記ソース領域とドレイン
領域にまたがるゲート絶縁層を形成し、前記基板
全面に電極金属を被覆する工程と、前記第１導電
型チヤネル電界効果トランジスタ（もしくは前記
第２導電型チヤネル電界効果トランジスタ）を形
成すべき領域の前記電極金属をパターンニングす
る工程、パターニングされていない電極金属をマ
スクにして前記第１導電型チヤネル電界効果トラ
ンジスタ（もしくは前記第２導電型チヤネル電界
効果トランジスタ）に第１導電型不純物（もしく
は第２導電型不純物）をイオン注入する工程、前
記第２導電型チヤネル電界効果トランジスタ（も
しくは前記第１導電型チヤネル電界効果トランジ
スタ）を形成すべき領域の前記電極金属をパター
ニングする工程、該パターニングに使用したフオ
トレジストをつけたまま前記第２導電型チヤネル
電界効果トランジスタ（もしくは前記第１導電型
チヤネル電界効果トランジスタ）に第２導電型不
純物（もしくは第１導電型不純物）をイオン注入
する工程とを含むことを特徴とするものである。
次に第３図を用いて本発明の一実施例について
詳細に説明する。図中の参照数字はすべて第２図
に示した従来例と同一である。特にａ，ｂおよび
ｃ図は第２図と同じである。また説明の便宜上本
実施例でも第１導電型の半導体基板としてＮ型シ
リコン半導体基板の場合をとりあげるが、前記基
板がＰ型の場合には説明文中のＮをＰに置換えれ
ば良いことは云うまでもない。
詳細に説明する。図中の参照数字はすべて第２図
に示した従来例と同一である。特にａ，ｂおよび
ｃ図は第２図と同じである。また説明の便宜上本
実施例でも第１導電型の半導体基板としてＮ型シ
リコン半導体基板の場合をとりあげるが、前記基
板がＰ型の場合には説明文中のＮをＰに置換えれ
ば良いことは云うまでもない。
Ｎ型シリコン基板１の一部分にイオン打込み拡
散によりボロン等のＰ型不純物を拡散し、Ｎ型チ
ヤネル電界効果トランジスタ形成領域としてのＰ
型ウエル２を形成し、次いで該Ｐ型ウエル２以外
の前記半導体基板１にＰ型チヤネル電界効果トラ
ンジスタのソースおよびドレインとなる領域にボ
ロン等のＰ型不純物を拡散してソース領域８およ
びドレイン領域４を形成し、次いで前記Ｐ型ウエ
ル２にＮ型チヤネル電界効果トランジスタのソー
スおよびドレインとなる領域に燐などのＮ型不純
物を拡散してソース領域５およびドレイン領域６
を形成する｛第３図ａ参照｝。
散によりボロン等のＰ型不純物を拡散し、Ｎ型チ
ヤネル電界効果トランジスタ形成領域としてのＰ
型ウエル２を形成し、次いで該Ｐ型ウエル２以外
の前記半導体基板１にＰ型チヤネル電界効果トラ
ンジスタのソースおよびドレインとなる領域にボ
ロン等のＰ型不純物を拡散してソース領域８およ
びドレイン領域４を形成し、次いで前記Ｐ型ウエ
ル２にＮ型チヤネル電界効果トランジスタのソー
スおよびドレインとなる領域に燐などのＮ型不純
物を拡散してソース領域５およびドレイン領域６
を形成する｛第３図ａ参照｝。
次に前記Ｎ型およびＰ型チヤネルトランジスタ
のゲート領域のフイールド酸化膜を除去しそのあ
とにシリコン酸化物等のゲート絶縁層８を形成す
る｛第３図ｂ図参照｝。
のゲート領域のフイールド酸化膜を除去しそのあ
とにシリコン酸化物等のゲート絶縁層８を形成す
る｛第３図ｂ図参照｝。
次に前記Ｎ型チヤネルおよびＰ型チヤネルの電
界効果トランジスタのソースおよびドレイン電極
の取出し口を開孔し、次いで前記Ｎ型半導体基板
上全面に、例えばアルミニウムの如き電極金属９
を真空蒸着等により被覆する｛第３図ｃ｝。
界効果トランジスタのソースおよびドレイン電極
の取出し口を開孔し、次いで前記Ｎ型半導体基板
上全面に、例えばアルミニウムの如き電極金属９
を真空蒸着等により被覆する｛第３図ｃ｝。
次に前記Ｐ型チヤネル電界効果トランジスタを
形成するべき領域の前記電極金属をパターンニン
グし、前記Ｐ型ウエル２上を被覆している電極金
属９はそのまま残しておき該電極金属９をマスク
として、ボロン等のＰ型不純物のイオンを（1013
〜1015）ドーズcm-2の高ドーズ量でセルフアライ
ンイオン注入を行い、前記Ｐ型チヤネル電界効果
トランジスタのゲート領域のゲート電極１１以外
の部分に高濃度Ｐ型領域１７を形成する｛第３図
ａ図参照｝。
形成するべき領域の前記電極金属をパターンニン
グし、前記Ｐ型ウエル２上を被覆している電極金
属９はそのまま残しておき該電極金属９をマスク
として、ボロン等のＰ型不純物のイオンを（1013
〜1015）ドーズcm-2の高ドーズ量でセルフアライ
ンイオン注入を行い、前記Ｐ型チヤネル電界効果
トランジスタのゲート領域のゲート電極１１以外
の部分に高濃度Ｐ型領域１７を形成する｛第３図
ａ図参照｝。
次に前記Ｎ型チヤネル電界効果トランジスタを
形成すべき領域の前記電極金属をパターンニング
する。そして該パターンニングに用いた前記Ｎ型
チヤネル電界効果トランジスタの電極上を除く前
記Ｐ型ウエル２以外の前記Ｎ型半導体基板上のフ
オトレジストはそのままにしておき、該フオトレ
ジスト１６をマスクとして燐等のＮ型不純物のイ
オンを（1013〜1015）ドーズcm-2の高ドーズ量でセ
ルフアラインイオン注入を行い、前記Ｎ型チヤネ
ル電界効果トランジスタのゲート領域のゲート電
極１４以外の部分に高濃度Ｎ型領域１８を形成す
る｛第３図ｅ図参照｝。
形成すべき領域の前記電極金属をパターンニング
する。そして該パターンニングに用いた前記Ｎ型
チヤネル電界効果トランジスタの電極上を除く前
記Ｐ型ウエル２以外の前記Ｎ型半導体基板上のフ
オトレジストはそのままにしておき、該フオトレ
ジスト１６をマスクとして燐等のＮ型不純物のイ
オンを（1013〜1015）ドーズcm-2の高ドーズ量でセ
ルフアラインイオン注入を行い、前記Ｎ型チヤネ
ル電界効果トランジスタのゲート領域のゲート電
極１４以外の部分に高濃度Ｎ型領域１８を形成す
る｛第３図ｅ図参照｝。
次に（400〜500）℃で（30〜60）分間熱処理を
行い前記フオトレジスト１６を熱的分解法で剥離
すると同時に前記セルフアラインイオン注入領域
１７，１８のアニールを行い、本発明の相補型
MIS電界効果半導体装置が得られる。
行い前記フオトレジスト１６を熱的分解法で剥離
すると同時に前記セルフアラインイオン注入領域
１７，１８のアニールを行い、本発明の相補型
MIS電界効果半導体装置が得られる。
以上詳述したように本発明の相補型MIS電界効
果半導体装置の製造方法によれば、Ｎ型チヤネル
電界効果トランジスタとＰ型チヤネル電界効果ト
ランジスタの電極金属のパターンニングを分ける
ことにより、セルフアラインイオン注入工程を経
たフオトレジストの剥離を従来は２回必要とした
ものを１回は電極金属をマスクとして使用できる
ために１回で良いことになり、そのうえフオトレ
ジスト剥離には従来からくり返し使用でなければ
良好とされている熱的分解法を用いているので、
従来技術で問題とされていたセルフアラインイオ
ン注入工程を経たフオトレジストの剥離に伴う問
題はほぼ完全に解決されることになる。
果半導体装置の製造方法によれば、Ｎ型チヤネル
電界効果トランジスタとＰ型チヤネル電界効果ト
ランジスタの電極金属のパターンニングを分ける
ことにより、セルフアラインイオン注入工程を経
たフオトレジストの剥離を従来は２回必要とした
ものを１回は電極金属をマスクとして使用できる
ために１回で良いことになり、そのうえフオトレ
ジスト剥離には従来からくり返し使用でなければ
良好とされている熱的分解法を用いているので、
従来技術で問題とされていたセルフアラインイオ
ン注入工程を経たフオトレジストの剥離に伴う問
題はほぼ完全に解決されることになる。
更に本発明によるとセルフアラインイオン注入
領域のアニールをフオトレジスト剥離としての熱
処理で兼ねることができるため全体としての工程
も簡単化、合理化されることになる。即ち従来技
術によれば、電極金属パターニング以後のフオト
レジスト工程は前記パターニングを含め３回必要
とするが、本発明によると前記パターニングを含
め２回で良いことになる。また熱処理工程は従来
技術としてフオトレジストの剥離に熱的分解法を
用いるとすると２回必要である（フオトレジスト
剥離に熱的分解法を用いないとしても、セルフア
ラインイオン注入領域のアニールに最低１回は必
要）のに対し、本発明によると１回で良いことに
なる。
領域のアニールをフオトレジスト剥離としての熱
処理で兼ねることができるため全体としての工程
も簡単化、合理化されることになる。即ち従来技
術によれば、電極金属パターニング以後のフオト
レジスト工程は前記パターニングを含め３回必要
とするが、本発明によると前記パターニングを含
め２回で良いことになる。また熱処理工程は従来
技術としてフオトレジストの剥離に熱的分解法を
用いるとすると２回必要である（フオトレジスト
剥離に熱的分解法を用いないとしても、セルフア
ラインイオン注入領域のアニールに最低１回は必
要）のに対し、本発明によると１回で良いことに
なる。
かくして本発明によると、製造工程が簡単、合
理化される結果、従来技術で問題とされていたセ
ルフアラインイオン注入に基づく問題点が解消さ
れ、製品の歩留や信頼性の向上が図れるとともに
工数低減なども併せ考えられその効果は大きい。
理化される結果、従来技術で問題とされていたセ
ルフアラインイオン注入に基づく問題点が解消さ
れ、製品の歩留や信頼性の向上が図れるとともに
工数低減なども併せ考えられその効果は大きい。
第１図ａはイオン注入によるセルフアラインゲ
ート構造を有するMIS電界効果トランジスタの断
面図、同図ｂはその電気的等価回路図、第２図ａ
〜ｆは従来技術の一実施例による相補型MIS電界
効果半導体装置の製造方法を順次示す断面図、第
３図ａ〜ｅは本発明の一実施例による相補型MIS
電界効果半導体装置の製造方法を順次示す断面図
である。 １……Ｎ型シリコン半導体基板、２……Ｐ型ウ
エル、３，５……ソース領域、４，６……ドレイ
ン領域、７……フイールド酸化膜、８……ゲート
絶縁層、９……電極金属、１０，１３……ソース
電極、１１，１４……ゲート電極、１２，１５…
…ドレイン電極、１６……フオトレジスト、１７
……高濃度Ｐ型拡散層領域、１８……高濃度Ｎ型
拡散層領域。
ート構造を有するMIS電界効果トランジスタの断
面図、同図ｂはその電気的等価回路図、第２図ａ
〜ｆは従来技術の一実施例による相補型MIS電界
効果半導体装置の製造方法を順次示す断面図、第
３図ａ〜ｅは本発明の一実施例による相補型MIS
電界効果半導体装置の製造方法を順次示す断面図
である。 １……Ｎ型シリコン半導体基板、２……Ｐ型ウ
エル、３，５……ソース領域、４，６……ドレイ
ン領域、７……フイールド酸化膜、８……ゲート
絶縁層、９……電極金属、１０，１３……ソース
電極、１１，１４……ゲート電極、１２，１５…
…ドレイン電極、１６……フオトレジスト、１７
……高濃度Ｐ型拡散層領域、１８……高濃度Ｎ型
拡散層領域。
Claims (1)
- １ 半導体基板の第１導電型の領域に第２導電型
チヤネル電界効果トランジスタを設け、該半導体
基板の第２導電型の領域に第１導電型チヤネル電
界効果トランジスタを設け各トランジスタのソー
スおよびドレイン領域はチヤンネル領域に接する
浅い接合部分と該浅い接合部分に接しかつそれぞ
れの電極が接続される深い接合部分からなつてい
る相補型MIS電界効果半導体装置の製造方法にお
いて、各トランジスタの各ソース、ドレイン領域
の該深い接合部分があらかじめ形成された半導体
基板を用意し、しかる後に一方のトランジスタの
ゲート電極をマスクとしてこのトランジスタのソ
ース、ドレイン領域の該浅い接合部分を形成する
際に、他方のトランジスタはそのトランジスタの
電極材料によつてマスクされていることを特徴と
する相補型MIS電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162580A JPS577156A (en) | 1980-06-17 | 1980-06-17 | Preparation of complementary field effect semicondcutor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162580A JPS577156A (en) | 1980-06-17 | 1980-06-17 | Preparation of complementary field effect semicondcutor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS577156A JPS577156A (en) | 1982-01-14 |
| JPS6129552B2 true JPS6129552B2 (ja) | 1986-07-07 |
Family
ID=13751504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8162580A Granted JPS577156A (en) | 1980-06-17 | 1980-06-17 | Preparation of complementary field effect semicondcutor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS577156A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153160A (ja) * | 1984-01-20 | 1985-08-12 | Sanyo Electric Co Ltd | 相補型絶縁ゲ−ト電界効果半導体装置の製造方法 |
-
1980
- 1980-06-17 JP JP8162580A patent/JPS577156A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS577156A (en) | 1982-01-14 |
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