JPS61288628A - 等化器 - Google Patents
等化器Info
- Publication number
- JPS61288628A JPS61288628A JP13151085A JP13151085A JPS61288628A JP S61288628 A JPS61288628 A JP S61288628A JP 13151085 A JP13151085 A JP 13151085A JP 13151085 A JP13151085 A JP 13151085A JP S61288628 A JPS61288628 A JP S61288628A
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- JP
- Japan
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- signal
- output
- input
- coefficient
- echo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ブリッジドタ・ノブを有し、通信線路で発生
するエコー波形の等化を行う等化器（以下、ブリッジド
タップ等化器という。）に関する。
するエコー波形の等化を行う等化器（以下、ブリッジド
タップ等化器という。）に関する。
通信回線に挿入し、ブリッジドタ・ノブによりエコー波
形の等化を行う等化器において、エコー波形で含む信号
の正データ、負データおよび極性の判別のほかに、正側
および負側ビークのレベルの判別を行った結果に基づい
てエコー波形を補償する信号を生成することにより、高
マーク率の入力信号に対してもエコー波形の補償を行う
こ、とができるようにしたものである。
形の等化を行う等化器において、エコー波形で含む信号
の正データ、負データおよび極性の判別のほかに、正側
および負側ビークのレベルの判別を行った結果に基づい
てエコー波形を補償する信号を生成することにより、高
マーク率の入力信号に対してもエコー波形の補償を行う
こ、とができるようにしたものである。
従来例プリソジドタ・ノブ等化器の構成を第３図に示す
。、また、第３図の各部の波形を第４図に示す。この装
置はニタソプ判定帰還賀形と呼ばれるブリッジドタップ
等化器で、アナログ等化器１′の第一の信号ｅ１をプリ
ソジドタ・ノブ等化器の入力とし、入力信号の１タイム
スロ・ノド後のエコー量および２タイムスロフト後のエ
コー量がそれぞれ係数蓄積回路８′および９′に蓄積さ
れ、エコー波を打ち消す信号ｅ８がアナログ加算器１′
の第二の入力として信号ｅ、に加えられ等化が行われる
。
。、また、第３図の各部の波形を第４図に示す。この装
置はニタソプ判定帰還賀形と呼ばれるブリッジドタップ
等化器で、アナログ等化器１′の第一の信号ｅ１をプリ
ソジドタ・ノブ等化器の入力とし、入力信号の１タイム
スロ・ノド後のエコー量および２タイムスロフト後のエ
コー量がそれぞれ係数蓄積回路８′および９′に蓄積さ
れ、エコー波を打ち消す信号ｅ８がアナログ加算器１′
の第二の入力として信号ｅ、に加えられ等化が行われる
。
以下、第４図に基づいてこの装置の動作を説明する。
信号ｅｉの波形は二本のブリソジドタ・ノブを有する通
信回線を用いてｒｏｌｏｏｏｏ−１０００・」なる／Ｎ
イポーラ信号が送信されたときの受信波形である。
信回線を用いてｒｏｌｏｏｏｏ−１０００・」なる／Ｎ
イポーラ信号が送信されたときの受信波形である。
ここで、ｒｌＪあるいは「−１」の後の波形がブリッジ
ドタップによって生じるエコー波であり、この山の数は
一般的にブリッジドタップの本数に等しい。初期状態で
は、エコー量を蓄積する係数蓄積回路８′および９′の
係数が零であるとすると、コンパレータ３’ 、４’お
よび５′へ入力する信号ｅ０は信号ｅ８に等しい。コン
パレータ４′では信号ｅ。′の極性判別が行われ、コン
パレータ３′では「１」の判定が行われ、また、コンパ
レータ５′では「−１」の判定が行われる。これら三個
のコンパレータ信号ｄ、、ｄ２およびｄ３は係数制御回
路７′に入力される。係数制御回路７′では、入力され
たコンパレータ信号ｄ、 、ｄ２およびｄ３の配列から
孤立波（例えば「０」、「１」、ｒＯＪ、「０」または
「０」、「−１」、「０」、「０」）が検出され、受信
データ（「１」またはｒ−ＩＪ）の１タイムスロツト後
のエコーが受信データと同一極性の場合には制御信号Ｅ
１の１パルスが出力され、逆極性の場合には制御信号Ｅ
２の１パルスが出力される。同様に、受信データの２タ
イムスロツト後のエコーが受信データと同一極性の場合
には制御信号Ｅ、の１パルスが出力され、逆極性の場合
には制御信号Ｅ４のｌパルスが出力される。また、受信
データの１タイムスロフト後に制御信号Ｅ５が高レベル
になり、また２タイムスロツト後に制御信号Ｅ６が高レ
ベルになり、また受信データが「１」のときに制御信号
Ｅ、が２タイムスロット間にわたり高レベル状態になる
。係数蓄積回路８′および９′は制御信号Ｅ１〜Ｅ４で
制御され、係数蓄積回路８′に制御信号Ｅ１の１パルス
が゛入力されたときに係数が１ステツプが増加し、また
制御信号Ｅ２の１パルス入力されたときに１ステツプが
減少し、同様に係数蓄積回路９′に制御信号Ｅ３の１パ
ルスが入力されたときに１ステツプが増加し、制御信号
Ｅ４が１パルス入力したときに１ステツプが減少する。
ドタップによって生じるエコー波であり、この山の数は
一般的にブリッジドタップの本数に等しい。初期状態で
は、エコー量を蓄積する係数蓄積回路８′および９′の
係数が零であるとすると、コンパレータ３’ 、４’お
よび５′へ入力する信号ｅ０は信号ｅ８に等しい。コン
パレータ４′では信号ｅ。′の極性判別が行われ、コン
パレータ３′では「１」の判定が行われ、また、コンパ
レータ５′では「−１」の判定が行われる。これら三個
のコンパレータ信号ｄ、、ｄ２およびｄ３は係数制御回
路７′に入力される。係数制御回路７′では、入力され
たコンパレータ信号ｄ、 、ｄ２およびｄ３の配列から
孤立波（例えば「０」、「１」、ｒＯＪ、「０」または
「０」、「−１」、「０」、「０」）が検出され、受信
データ（「１」またはｒ−ＩＪ）の１タイムスロツト後
のエコーが受信データと同一極性の場合には制御信号Ｅ
１の１パルスが出力され、逆極性の場合には制御信号Ｅ
２の１パルスが出力される。同様に、受信データの２タ
イムスロツト後のエコーが受信データと同一極性の場合
には制御信号Ｅ、の１パルスが出力され、逆極性の場合
には制御信号Ｅ４のｌパルスが出力される。また、受信
データの１タイムスロフト後に制御信号Ｅ５が高レベル
になり、また２タイムスロツト後に制御信号Ｅ６が高レ
ベルになり、また受信データが「１」のときに制御信号
Ｅ、が２タイムスロット間にわたり高レベル状態になる
。係数蓄積回路８′および９′は制御信号Ｅ１〜Ｅ４で
制御され、係数蓄積回路８′に制御信号Ｅ１の１パルス
が゛入力されたときに係数が１ステツプが増加し、また
制御信号Ｅ２の１パルス入力されたときに１ステツプが
減少し、同様に係数蓄積回路９′に制御信号Ｅ３の１パ
ルスが入力されたときに１ステツプが増加し、制御信号
Ｅ４が１パルス入力したときに１ステツプが減少する。
ここで、アナログ加算器１′の出力する信号ｅ。
はブリッジドタップ等化器に入力する信号ｅ１に等しい
と仮定しているので、制御信号Ｅ１およびＥ２のパルス
が出力され、係数蓄積回路８′および９′では係数が１
ステツプ増加する。デジタル加算器１０′からは制御信
号Ｅ５が高レベルのときに係数蓄積回路８′の値が出力
され、制御信号Ｅ６が高レベルのときに係数蓄積回路９
′の値が出力され、制御信号Ｅ５およびＥ、が同時に高
レベルのときに係数蓄積回路８′と係数蓄積回路９′の
差が演算されて出力される。制御信号Ｅ７はデジタルア
ナログ変換器（以下、ＤＡ変換器という。）１１′の極
性ビットを制御する信号で、受信データが「１」のとき
に負方向に、また、「−１」のときに正方向に出力する
ように制御が行われる。ＤＡ変換器１１′ではデジタル
加算器１０’の出力がアナログ量に変換されて矩形波が
生成される。ローパスフィルタ１２′では、ＤＡ変換器
１１′の出力する信号ｅｄに帯域制限が加えられ波形変
換が行われる。このローパスフィルタ１２′の出力する
信号ｅａはアナログ加算器１′の第二の入力に帰還され
、エコー波が打ち消される。以上の動作が繰り返され、
係数蓄積回路８′には１タイムスロフト後のエコー量に
比例した値が蓄積され、係数蓄積回路９′には２タイム
スロフト後のエコー量に比例した値が蓄積されて、受信
データごとに１タイムスロツト後および２タイムスロツ
ト後のエコーが打ち消される。
と仮定しているので、制御信号Ｅ１およびＥ２のパルス
が出力され、係数蓄積回路８′および９′では係数が１
ステツプ増加する。デジタル加算器１０′からは制御信
号Ｅ５が高レベルのときに係数蓄積回路８′の値が出力
され、制御信号Ｅ６が高レベルのときに係数蓄積回路９
′の値が出力され、制御信号Ｅ５およびＥ、が同時に高
レベルのときに係数蓄積回路８′と係数蓄積回路９′の
差が演算されて出力される。制御信号Ｅ７はデジタルア
ナログ変換器（以下、ＤＡ変換器という。）１１′の極
性ビットを制御する信号で、受信データが「１」のとき
に負方向に、また、「−１」のときに正方向に出力する
ように制御が行われる。ＤＡ変換器１１′ではデジタル
加算器１０’の出力がアナログ量に変換されて矩形波が
生成される。ローパスフィルタ１２′では、ＤＡ変換器
１１′の出力する信号ｅｄに帯域制限が加えられ波形変
換が行われる。このローパスフィルタ１２′の出力する
信号ｅａはアナログ加算器１′の第二の入力に帰還され
、エコー波が打ち消される。以上の動作が繰り返され、
係数蓄積回路８′には１タイムスロフト後のエコー量に
比例した値が蓄積され、係数蓄積回路９′には２タイム
スロフト後のエコー量に比例した値が蓄積されて、受信
データごとに１タイムスロツト後および２タイムスロツ
ト後のエコーが打ち消される。
しかし、このような従来例ブリッジドタップ等化器では
、「０」、「ｌ」、「０」、「０」のような孤立波パタ
ーンを検出して係数の制御を行うので、高マーク率の信
号では係数の蓄積が行われない欠点があった。
、「０」、「ｌ」、「０」、「０」のような孤立波パタ
ーンを検出して係数の制御を行うので、高マーク率の信
号では係数の蓄積が行われない欠点があった。
本発明は、高マーク率の信号の受信時では係数制御が行
えるブリッジドタップ等化器を提供することを目的とす
る。
えるブリッジドタップ等化器を提供することを目的とす
る。
本発明は、ブリッジドタップを有する通信回線に接続さ
れた入力端子と、この入力端子を介して到来する入力信
号に含まれるエコー量を補償する補償信号を重畳する出
力信号生成手段と、この出力信号生成手段の出力信号の
属性の判別結果に基づいて上記補償信号を演算生成する
補償信号生成手段とを備えた等化器において、上記出力
信号生成手段の出力信号の正側ピークレベルの判別を行
う第一の比較手段と、上記出力信号生成手段の出力信号
の負側ピークレベルの判別を行う第二の比較手段とを備
え、上記補償信号生成手段は、上記第一および第二比較
手段の出力を演算入力とする構成であることを特徴とす
る。
れた入力端子と、この入力端子を介して到来する入力信
号に含まれるエコー量を補償する補償信号を重畳する出
力信号生成手段と、この出力信号生成手段の出力信号の
属性の判別結果に基づいて上記補償信号を演算生成する
補償信号生成手段とを備えた等化器において、上記出力
信号生成手段の出力信号の正側ピークレベルの判別を行
う第一の比較手段と、上記出力信号生成手段の出力信号
の負側ピークレベルの判別を行う第二の比較手段とを備
え、上記補償信号生成手段は、上記第一および第二比較
手段の出力を演算入力とする構成であることを特徴とす
る。
従来装置では、エコーを含む波形の極性、正データおよ
び負データの判別が行われ、この判別結果に基づいて孤
立波パターンを検出している。
び負データの判別が行われ、この判別結果に基づいて孤
立波パターンを検出している。
本発明では、従来装置の判別手段のほかに、信号振１ｔ
ｉのピークレベルを基準にしてエコー波形の波高値が測
定される。これにより、高マーク率信号についてのエコ
ー補償が十分に実行される。
ｉのピークレベルを基準にしてエコー波形の波高値が測
定される。これにより、高マーク率信号についてのエコ
ー補償が十分に実行される。
（実施例〕
以下、本発明実施例装置を図面に基づいて説明する。
第１図は本発明実施例装置の構成を示すブロック構成図
である。第２図は第１図に示す実施例装置の各部の波形
を示す信号波形図である。この図で、符号ｅｉｌｌ）は
ブリッジドタップを有しない通信回線での孤立波信号の
波形を示し、符号ｅ、ｆ２１は二本のブリッジドタップ
を有する通信回線での孤立波信号の波形を示し、また符
号１（３１は、符号ｅｔ（２）の波形の信号が伝送され
る通信回線に高マーク率信号が伝送されたときの信号波
形を示す。
である。第２図は第１図に示す実施例装置の各部の波形
を示す信号波形図である。この図で、符号ｅｉｌｌ）は
ブリッジドタップを有しない通信回線での孤立波信号の
波形を示し、符号ｅ、ｆ２１は二本のブリッジドタップ
を有する通信回線での孤立波信号の波形を示し、また符
号１（３１は、符号ｅｔ（２）の波形の信号が伝送され
る通信回線に高マーク率信号が伝送されたときの信号波
形を示す。
まず、本発明実施例の構成を第１図に基づいて説明する
。この実施例装置は、入力信号端子５０にその第一の入
力が接続されたアナログ加算器１と、アナログ加算器１
の出力が接続された出力端子５７と、アナログ加算器ｌ
、の出力にその正入力が接続され、プラスピークレベル
基準入力端子にその反転入力が接続された第一のコンパ
レータ２と、アナログ加算器１の出力にその正入力が接
続され、「＋１」判定値入力端子５２にその反転入力が
接続された第二のコンパレータ３と、アナログ加算器■
の出力にその正入力が接続され、共通電位に接続されて
いる極性判別値入力端子５３にその反転入力が接続され
た第三のコンパレータ４と、アナログ加算器１の出力に
その正入力が接続され、「＝１」判定値入力端子５４に
その反転入力が接続された第四のコンパレータ５と、ア
ナログ加算器１の出力にその正入力が接続され、マイナ
スピークレベル基準入力端子５５にその反転入力が接続
された第五のコンパレータ６と、第一ないし第五のコン
パレータ２〜６のそれぞれの出力およびクロック入力端
子５６がその入力に接続された係数制御回路７と、係数
制御回路７からの第一および第二の制御信号Ｅ１および
Ｅ２を入力する第一の係数蓄積回路８と、係数制御回路
７から第三および第四の制御信号Ｅ３およびＥ４を入力
する第二の係数蓄積回路９と、第一および第二の係数蓄
積回路８および９の出力ならびに係数制御回路７からの
第五ないし第七の制御信号Ｅ、〜Ｅ７を入力するデジタ
ル加算器１０と、デジタル加算器１０の出力がこの入力
に接続されたＤＡ変換器１１と、ＤＡ変換器１１の出力
がその入力に接続され、その出力がアナログ加算器１の
第二の入力に接続されたローパスフィルタ１２とを備え
る。
。この実施例装置は、入力信号端子５０にその第一の入
力が接続されたアナログ加算器１と、アナログ加算器１
の出力が接続された出力端子５７と、アナログ加算器ｌ
、の出力にその正入力が接続され、プラスピークレベル
基準入力端子にその反転入力が接続された第一のコンパ
レータ２と、アナログ加算器１の出力にその正入力が接
続され、「＋１」判定値入力端子５２にその反転入力が
接続された第二のコンパレータ３と、アナログ加算器■
の出力にその正入力が接続され、共通電位に接続されて
いる極性判別値入力端子５３にその反転入力が接続され
た第三のコンパレータ４と、アナログ加算器１の出力に
その正入力が接続され、「＝１」判定値入力端子５４に
その反転入力が接続された第四のコンパレータ５と、ア
ナログ加算器１の出力にその正入力が接続され、マイナ
スピークレベル基準入力端子５５にその反転入力が接続
された第五のコンパレータ６と、第一ないし第五のコン
パレータ２〜６のそれぞれの出力およびクロック入力端
子５６がその入力に接続された係数制御回路７と、係数
制御回路７からの第一および第二の制御信号Ｅ１および
Ｅ２を入力する第一の係数蓄積回路８と、係数制御回路
７から第三および第四の制御信号Ｅ３およびＥ４を入力
する第二の係数蓄積回路９と、第一および第二の係数蓄
積回路８および９の出力ならびに係数制御回路７からの
第五ないし第七の制御信号Ｅ、〜Ｅ７を入力するデジタ
ル加算器１０と、デジタル加算器１０の出力がこの入力
に接続されたＤＡ変換器１１と、ＤＡ変換器１１の出力
がその入力に接続され、その出力がアナログ加算器１の
第二の入力に接続されたローパスフィルタ１２とを備え
る。
本発明の特徴とするところは、コンパレータ２および６
が付加されたことと、これにかかわる回路手段の変更に
ある。
が付加されたことと、これにかかわる回路手段の変更に
ある。
次に、この実施例装置の動作を第１図および第２図に基
づいて説明する。この実施例装置で行われる係数蓄積動
作以外の動作は前述の従来例装置での動作に同じである
。
づいて説明する。この実施例装置で行われる係数蓄積動
作以外の動作は前述の従来例装置での動作に同じである
。
この実施例装置では、従来装置で行われていた信号中心
からのエコー波形の高さく第２図の符号ｅｌｉ２１のＶ
Ｉおよびｖ２の検出のほかに、符号ｅ。
からのエコー波形の高さく第２図の符号ｅｌｉ２１のＶ
Ｉおよびｖ２の検出のほかに、符号ｅ。
（３）に示す高マーク率信号についても信号振幅のピー
クレベル（第２図十Ｖ□、および−ｖｒ、ｆ）を基準に
してエコー波形の高さｖｌおよびｖ２が検出される。こ
の検出により、高マーク率信号時の係数制御が可能にな
る。すなわち、受信データが「０」、「−１」、「１」
の場合を説明すると、最後のデータ「１」が＋Ｖ ｒｌ
ｌｆを越えない場合に制御信号Ｅｌの１パルスが出力さ
れ、また越えた場合には制御信号Ｅ２の１パルスが出力
される。
クレベル（第２図十Ｖ□、および−ｖｒ、ｆ）を基準に
してエコー波形の高さｖｌおよびｖ２が検出される。こ
の検出により、高マーク率信号時の係数制御が可能にな
る。すなわち、受信データが「０」、「−１」、「１」
の場合を説明すると、最後のデータ「１」が＋Ｖ ｒｌ
ｌｆを越えない場合に制御信号Ｅｌの１パルスが出力さ
れ、また越えた場合には制御信号Ｅ２の１パルスが出力
される。
このように、受信データの配列と受信信号のピークレベ
ルを用い高マーク率信号のエコー波の高さの検出が行わ
れる。
ルを用い高マーク率信号のエコー波の高さの検出が行わ
れる。
本発明は、以上説明したように、従来のブリッジドタッ
プ等化層にコンパレータを二個追加してこれを係数蓄積
回路などの演算入力とすることにより、高マーク率信号
時にも係数制御を正しく実行することを可能にしエコー
打ち消しが確実に実行できる効果がある。
プ等化層にコンパレータを二個追加してこれを係数蓄積
回路などの演算入力とすることにより、高マーク率信号
時にも係数制御を正しく実行することを可能にしエコー
打ち消しが確実に実行できる効果がある。
第１図は本発明実施例装置の構成を示すブロック構成図
。 第２図は第１図に示す各部の信号波形図。 第３図は従来例の構成を示すブロック構成図。 第４図は第３図に示す各部の信号波形図。 １．１′・・・アナログ加算器、２〜６．３′〜５′・
・・コンパレータ、７．７′・・・係数制御回路、８．
８′、９．９′・・・係数蓄積回路、１０．１０′・・
・デジタル加算器、１１．１１′・・・ＤＡ変換器、１
２．１２′・・・ローパスフィルタ。
。 第２図は第１図に示す各部の信号波形図。 第３図は従来例の構成を示すブロック構成図。 第４図は第３図に示す各部の信号波形図。 １．１′・・・アナログ加算器、２〜６．３′〜５′・
・・コンパレータ、７．７′・・・係数制御回路、８．
８′、９．９′・・・係数蓄積回路、１０．１０′・・
・デジタル加算器、１１．１１′・・・ＤＡ変換器、１
２．１２′・・・ローパスフィルタ。
Claims (1)
- （１）ブリッジドタップを有する通信回線に接続された
入力端子と、 この入力端子を介して到来する入力信号に含まれるエコ
ー量を補償する補償信号を重畳する出力信号生成手段と
、 この出力信号生成手段の出力信号の属性の判別結果に基
づいて上記補償信号を演算生成する補償信号生成手段と を備えた等化器において、 上記出力信号生成手段の出力信号の正側ピークレベルの
判別を行う第一の比較手段と、 上記出力信号生成手段の出力信号の負側ピークレベルの
判別を行う第二の比較手段と を備え、 上記補償信号生成手段は、 上記第一および第二比較手段の出力を演算入力とする構
成である ことを特徴とする等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13151085A JPS61288628A (ja) | 1985-06-17 | 1985-06-17 | 等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13151085A JPS61288628A (ja) | 1985-06-17 | 1985-06-17 | 等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61288628A true JPS61288628A (ja) | 1986-12-18 |
| JPH0528929B2 JPH0528929B2 (ja) | 1993-04-27 |
Family
ID=15059719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13151085A Granted JPS61288628A (ja) | 1985-06-17 | 1985-06-17 | 等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288628A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160334A (ja) * | 1983-03-03 | 1984-09-11 | Nippon Telegr & Teleph Corp <Ntt> | ブリツジドタツプ等化回路 |
-
1985
- 1985-06-17 JP JP13151085A patent/JPS61288628A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160334A (ja) * | 1983-03-03 | 1984-09-11 | Nippon Telegr & Teleph Corp <Ntt> | ブリツジドタツプ等化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0528929B2 (ja) | 1993-04-27 |
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