JPH06177922A - パルス変換回路 - Google Patents
パルス変換回路Info
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- JPH06177922A JPH06177922A JP32173392A JP32173392A JPH06177922A JP H06177922 A JPH06177922 A JP H06177922A JP 32173392 A JP32173392 A JP 32173392A JP 32173392 A JP32173392 A JP 32173392A JP H06177922 A JPH06177922 A JP H06177922A
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Abstract
(57)【要約】
【目的】低Ｓ／Ｎかつ低信号品質のアナログ入力信号に
対しても、誤動作を低減し正常動作を保証する入力信号
レベル範囲を狭める必要を無くす。 【構成】入力信号Ｓのピーク値を検出しピークレベルＶ
Ｐを出力するピークレベル検出回路６１を備える。ピー
クレベルＶＰをシフトしレベルシフト電圧Ｖｒ１を出力
するレブルシフト回路６２と、レベルシフト電圧Ｖｒ１
を反転しレベルシフト電圧Ｖｒ２を出力するレベル反転
回路６３とを備える。レベルシフト電圧Ｖｒ１，Ｖｒ２
と入力信号Ｓとをそれぞれ比較し、比較パルスＥ１，Ｅ
２をしそれぞれ出力するコンパレータ６４，６５を備え
る。比較パルスＥ１，Ｅ２をセット・リセット信号とし
ディジタル２値信号ａを出力するＲＳラッチ回路６６を
備える。
対しても、誤動作を低減し正常動作を保証する入力信号
レベル範囲を狭める必要を無くす。 【構成】入力信号Ｓのピーク値を検出しピークレベルＶ
Ｐを出力するピークレベル検出回路６１を備える。ピー
クレベルＶＰをシフトしレベルシフト電圧Ｖｒ１を出力
するレブルシフト回路６２と、レベルシフト電圧Ｖｒ１
を反転しレベルシフト電圧Ｖｒ２を出力するレベル反転
回路６３とを備える。レベルシフト電圧Ｖｒ１，Ｖｒ２
と入力信号Ｓとをそれぞれ比較し、比較パルスＥ１，Ｅ
２をしそれぞれ出力するコンパレータ６４，６５を備え
る。比較パルスＥ１，Ｅ２をセット・リセット信号とし
ディジタル２値信号ａを出力するＲＳラッチ回路６６を
備える。
Description
【０００１】
【産業上の利用分野】本発明はパルス変換回路に関し、
特にディジタルカウンティング方式のＦＳＫ復調回路に
用いられアナログ信号をパルス信号に変換するパルス変
換回路に関する。
特にディジタルカウンティング方式のＦＳＫ復調回路に
用いられアナログ信号をパルス信号に変換するパルス変
換回路に関する。
【０００２】
【従来の技術】モデム、音響カプラ等のディジタルデー
タ通信に用いられる一般的な方式の一つに、データ信号
の”０”を高い周波数、”１”を低い周波数に割り当て
てデータを伝送する周波数変移変調（以下、ＦＳＫと称
す。）方式がある。
タ通信に用いられる一般的な方式の一つに、データ信号
の”０”を高い周波数、”１”を低い周波数に割り当て
てデータを伝送する周波数変移変調（以下、ＦＳＫと称
す。）方式がある。
【０００３】このＦＳＫ方式の復調回路としては、従来
より周波数弁別方式、ＰＬＬ方式等、アナログ回路によ
るものがあるが、回路規模が大きくなること、部品点数
や調整箇所が多いことなどにより、小型化、低価格化が
困難であるという欠点がある。これに対して、ＦＳＫ信
号のゼロクロスポイントを検出し、この間隔をカウンタ
で測定しそのカウント値の大小によりディジタルデータ
を復調するディジタルカウンティング方式がある。ディ
ジタルカウンティング方式による復調回路は大部分がデ
ィジタル回路であるため、集積回路化による小型化、低
消費電力化が出来るという長所がある。
より周波数弁別方式、ＰＬＬ方式等、アナログ回路によ
るものがあるが、回路規模が大きくなること、部品点数
や調整箇所が多いことなどにより、小型化、低価格化が
困難であるという欠点がある。これに対して、ＦＳＫ信
号のゼロクロスポイントを検出し、この間隔をカウンタ
で測定しそのカウント値の大小によりディジタルデータ
を復調するディジタルカウンティング方式がある。ディ
ジタルカウンティング方式による復調回路は大部分がデ
ィジタル回路であるため、集積回路化による小型化、低
消費電力化が出来るという長所がある。
【０００４】以下に、ディジタルカウンティング方式に
よる復調回路について図面を用いて説明する。
よる復調回路について図面を用いて説明する。
【０００５】図４は、従来のパルス変換回路を含む一般
的なディジタルカウンティング方式のＦＳＫ復調回路の
一例を示すブロック図である。このＦＳＫ復調回路は、
入力のアナログ信号をディジタル２値信号ａに変換する
従来のパルス変換回路５１とディジタル２値信号ａを微
分しゼロクロスパルス信号ｂを出力する微分回路１２と
から成るゼロクロスポイント検出器５と、ゼロクロスパ
ルス信号ｂの信号間隔をクロックでカウントしカウント
値Ｃ１，Ｃ２するカウンタ２と、カウント値Ｃ１，Ｃ２
に対応してパルス信号Ｐ１，Ｐ２を出力するデコーダ３
と、パルス信号Ｐ１，Ｐ２をそれぞれセット、リセット
信号とし復調信号０を出力するＲＳラッチ回路４とを備
えて構成されていた。
的なディジタルカウンティング方式のＦＳＫ復調回路の
一例を示すブロック図である。このＦＳＫ復調回路は、
入力のアナログ信号をディジタル２値信号ａに変換する
従来のパルス変換回路５１とディジタル２値信号ａを微
分しゼロクロスパルス信号ｂを出力する微分回路１２と
から成るゼロクロスポイント検出器５と、ゼロクロスパ
ルス信号ｂの信号間隔をクロックでカウントしカウント
値Ｃ１，Ｃ２するカウンタ２と、カウント値Ｃ１，Ｃ２
に対応してパルス信号Ｐ１，Ｐ２を出力するデコーダ３
と、パルス信号Ｐ１，Ｐ２をそれぞれセット、リセット
信号とし復調信号０を出力するＲＳラッチ回路４とを備
えて構成されていた。
【０００６】従来のパルス変換回路５１は、コンパレー
タ５１１と、抵抗Ｒ５１，Ｒ５２と、基準電圧源ＶＲ５
１とを備える。
タ５１１と、抵抗Ｒ５１，Ｒ５２と、基準電圧源ＶＲ５
１とを備える。
【０００７】次に、動作について説明する。
【０００８】図５はこのＦＳＫ復調回路の動作の一例を
示すタイムチャートである。
示すタイムチャートである。
【０００９】原２値ディジタル信号Ｄが送信側でＦＳＫ
変調され、ＦＳＫ変調信号Ｓとなり回線を通して送信さ
れる。
変調され、ＦＳＫ変調信号Ｓとなり回線を通して送信さ
れる。
【００１０】このＦＳＫ変調信号Ｓは、ゼロクロスポイ
ント検出回路５の入力端子ＴＳに入力される。
ント検出回路５の入力端子ＴＳに入力される。
【００１１】従来のパルス変換回路５１の構成は一般的
にヒステリシスコンパレータと呼ばれ、出力振幅をＶＤ
〜０、抵抗Ｒ５１、Ｒ５２それぞれの抵抗値をそれぞれ
Ｒ５１，Ｒ５２、基準電圧源ＶＲ５１の値をＶｒとする
と次の（１），（２）式で与えられる２値の比較基準電
圧Ｖ１，Ｖ２が得られる。
にヒステリシスコンパレータと呼ばれ、出力振幅をＶＤ
〜０、抵抗Ｒ５１、Ｒ５２それぞれの抵抗値をそれぞれ
Ｒ５１，Ｒ５２、基準電圧源ＶＲ５１の値をＶｒとする
と次の（１），（２）式で与えられる２値の比較基準電
圧Ｖ１，Ｖ２が得られる。
【００１２】 Ｖ１＝Ｖｒ＋Ｒ５２・（Ｖ−Ｖｒ）／（Ｒ５１＋Ｒ５２）…（１） Ｖ２＝Ｖｒ・Ｒ５１／（Ｒ５１＋Ｒ５２） …（２） ここで一般的に、ＶｒはＶＤ／２に設定されている。
【００１３】入力端子ＴＳに入力されたＦＳＫ変調信号
Ｓはパルス変換回路５１において、（１），（２）式で
与えられる比較基準電圧Ｖ１，Ｖ２をしきい値電圧とし
てディジタル２値信号ａに変換される。ここで検出でき
る入力ＦＳＫ変調信号の振幅値Ｖｐｐとしては、（Ｖ１
−Ｖ２）以下である。即ち（Ｖ１−Ｖ２）以下の振幅の
入力ＦＳＫ変調信号については検出しない。このディジ
タル２値信号ａは、さらに微分回路１２で微分され、ゼ
ロクロスパルス信号ｂに変換され、カウンタ２に入力さ
れる。カウンタ２では、入力されたゼロクロスパルス信
号ｂの間隔をクロック信号によりカウントを行いそのカ
ウント値Ｃ１，Ｃ２をデコーダ３へ入力する。デコーダ
３ではカウント値Ｃ１，Ｃ２により原２値信号Ｄの周波
数を判定しその結果をパルスＰ１，Ｐ２として出力す
る。すなわち、原２値信号Ｄの”１”に相当する周波数
の低い信号成分のパルス幅Ｔ１の時間のパルスカウント
値Ｃ１を検出した場合はパルスＰ１が出力され、原２値
信号の”０”に相当する周波数の高い信号成分のパルス
幅Ｔ２の期間のパルスカウント値Ｃ２を検出した場合は
パルスＰ１、パルスＰ２は、それぞれＲＳラッチ回路４
のセット端子Ｓ、リセット端子Ｒに入力される。その結
果、パルスＰ１でセット（”１”レベル出力）されパル
スＰ２でリセット（”０”レベル出力）されＲＳラッチ
回路４の出力端子Ｔ０より入力ＦＳＫ信号Ｓが復調され
た復調信号０が出力される。
Ｓはパルス変換回路５１において、（１），（２）式で
与えられる比較基準電圧Ｖ１，Ｖ２をしきい値電圧とし
てディジタル２値信号ａに変換される。ここで検出でき
る入力ＦＳＫ変調信号の振幅値Ｖｐｐとしては、（Ｖ１
−Ｖ２）以下である。即ち（Ｖ１−Ｖ２）以下の振幅の
入力ＦＳＫ変調信号については検出しない。このディジ
タル２値信号ａは、さらに微分回路１２で微分され、ゼ
ロクロスパルス信号ｂに変換され、カウンタ２に入力さ
れる。カウンタ２では、入力されたゼロクロスパルス信
号ｂの間隔をクロック信号によりカウントを行いそのカ
ウント値Ｃ１，Ｃ２をデコーダ３へ入力する。デコーダ
３ではカウント値Ｃ１，Ｃ２により原２値信号Ｄの周波
数を判定しその結果をパルスＰ１，Ｐ２として出力す
る。すなわち、原２値信号Ｄの”１”に相当する周波数
の低い信号成分のパルス幅Ｔ１の時間のパルスカウント
値Ｃ１を検出した場合はパルスＰ１が出力され、原２値
信号の”０”に相当する周波数の高い信号成分のパルス
幅Ｔ２の期間のパルスカウント値Ｃ２を検出した場合は
パルスＰ１、パルスＰ２は、それぞれＲＳラッチ回路４
のセット端子Ｓ、リセット端子Ｒに入力される。その結
果、パルスＰ１でセット（”１”レベル出力）されパル
スＰ２でリセット（”０”レベル出力）されＲＳラッチ
回路４の出力端子Ｔ０より入力ＦＳＫ信号Ｓが復調され
た復調信号０が出力される。
【００１４】以上説明したようにディジタルカウンティ
ング方式では、入力ＦＳＫ変調信号のゼロクロスポイン
トを判定しそのゼロクロスポイント間隔をクロック信号
でカウントすることによりＦＳＫ変調信号の周波数成分
を検出し原２値信号を復調することが出来る。この方式
によれば、カウンタ、デコーダ、ＲＳラッチ回路などは
ディジタル信号処理のためＩＣ化が比較的容易であり、
しかも調整が不要等の長所がある。
ング方式では、入力ＦＳＫ変調信号のゼロクロスポイン
トを判定しそのゼロクロスポイント間隔をクロック信号
でカウントすることによりＦＳＫ変調信号の周波数成分
を検出し原２値信号を復調することが出来る。この方式
によれば、カウンタ、デコーダ、ＲＳラッチ回路などは
ディジタル信号処理のためＩＣ化が比較的容易であり、
しかも調整が不要等の長所がある。
【００１５】上述のパルス変換回路５１の基準レベル信
号は前述のごとくＶ１，Ｖ２として固定レベルが設定さ
れている。例えば入力信号レベル０ｄＢｍ〜−４０ｄＢ
ｍまでのＦＳＫ信号を検出、復調するためのコンパレー
タ３の基準信号レベルとしては、（Ｖ１−Ｖ２）が少な
くとも−４０ｄＢｍの値に設定される必要がある。理想
的にはＦＳＫ復調回路に入力される信号は純粋なＦＳＫ
信号のみであるが、実際にはＳＦＫ信号の変調時や伝送
回線等によりノイズ等の不要成分が付加されている。こ
の入力ＦＳＫ信号の品質を表す目安として一般的にＳ／
Ｎがある。例えば入力信号レベルを−２０ｄＢｍ、Ｓ／
Ｎを３０ｄＢとすると、ノイズレベルの絶対値は−５０
ｄＢｍとなる。この信号を前述のように設定したコンパ
レータ３に入力したとするとコンパレータ３の検出信号
レベルは−４０ｄＢｍ以上であるので−２０ｄＢｍの信
号レベルは正常に検出し、ノイズは−５０ｄＢｍと検出
信号レベル以下であるのでノイズに反応する事なく正常
な復調動作を行うことが出来る。しかしながら、より信
号品質が悪くノイズの多い入力信号、例えば入力信号レ
ベルが−２０ｄＢｍ、Ｓ／Ｎが１５ｄＢであるとすると
ノイズレベルの絶対値は−３５ｄＢｍとなり、前述の設
定のコンパレータ３に入力したとすると、信号レベルだ
けでなくノイズレベルもコンパレータの検出信号レベル
の−４０ｄＢｍを越えているためコンパレータ３はノイ
ズにも応答し誤動作する。さらに、この場合、誤動作を
避けるためにコンパレータの基準信号レベルを−３５ｄ
Ｂｍ以上に設定すれば、上記信号が入力されても誤動作
を避けることが出来るが、正常動作を保障できる入力信
号レベル幅が狭くなる。
号は前述のごとくＶ１，Ｖ２として固定レベルが設定さ
れている。例えば入力信号レベル０ｄＢｍ〜−４０ｄＢ
ｍまでのＦＳＫ信号を検出、復調するためのコンパレー
タ３の基準信号レベルとしては、（Ｖ１−Ｖ２）が少な
くとも−４０ｄＢｍの値に設定される必要がある。理想
的にはＦＳＫ復調回路に入力される信号は純粋なＦＳＫ
信号のみであるが、実際にはＳＦＫ信号の変調時や伝送
回線等によりノイズ等の不要成分が付加されている。こ
の入力ＦＳＫ信号の品質を表す目安として一般的にＳ／
Ｎがある。例えば入力信号レベルを−２０ｄＢｍ、Ｓ／
Ｎを３０ｄＢとすると、ノイズレベルの絶対値は−５０
ｄＢｍとなる。この信号を前述のように設定したコンパ
レータ３に入力したとするとコンパレータ３の検出信号
レベルは−４０ｄＢｍ以上であるので−２０ｄＢｍの信
号レベルは正常に検出し、ノイズは−５０ｄＢｍと検出
信号レベル以下であるのでノイズに反応する事なく正常
な復調動作を行うことが出来る。しかしながら、より信
号品質が悪くノイズの多い入力信号、例えば入力信号レ
ベルが−２０ｄＢｍ、Ｓ／Ｎが１５ｄＢであるとすると
ノイズレベルの絶対値は−３５ｄＢｍとなり、前述の設
定のコンパレータ３に入力したとすると、信号レベルだ
けでなくノイズレベルもコンパレータの検出信号レベル
の−４０ｄＢｍを越えているためコンパレータ３はノイ
ズにも応答し誤動作する。さらに、この場合、誤動作を
避けるためにコンパレータの基準信号レベルを−３５ｄ
Ｂｍ以上に設定すれば、上記信号が入力されても誤動作
を避けることが出来るが、正常動作を保障できる入力信
号レベル幅が狭くなる。
【００１６】
【発明が解決しようとする課題】上述した従来のパルス
変換回路は、パルス変換用コンパレータの基準信号レベ
ルが固定されているために、低入力レベルかつ低Ｓ／Ｎ
の信号に対してはノイズに応答して誤動作するという欠
点があった。また誤動作を回避するため上記コンパレー
タの基準信号レベルを大きくすると正常動作の保証可能
な入力信号レベルの範囲が狭くなるという欠点があっ
た。
変換回路は、パルス変換用コンパレータの基準信号レベ
ルが固定されているために、低入力レベルかつ低Ｓ／Ｎ
の信号に対してはノイズに応答して誤動作するという欠
点があった。また誤動作を回避するため上記コンパレー
タの基準信号レベルを大きくすると正常動作の保証可能
な入力信号レベルの範囲が狭くなるという欠点があっ
た。
【００１７】
【課題を解決するための手段】本発明のパルス変換回路
は、入力アナログ信号のピーク値を検出しこのピーク値
に対応するピーク電圧信号を出力するピークレベル検出
回路と、前記ピーク電圧信号の予め定めた量のシフトを
行ない第一の比較電圧を出力するレベルシフト回路と、
前記第一の比較電圧を反転し第二の比較電圧を出力する
レベル反転回路と、前記入力アナログ信号が第一の入力
端子に前記第一の比較電圧が第二の入力端子にそれぞれ
供給され第一の比較信号を出力する第一の比較回路と、
前記入力アナログ信号が第二の入力端子に前記第二の比
較電圧が第一の入力端子にそれぞれ供給され第二の比較
信号を出力する第二の比較回路と、前記第一および第二
の比較信号がそれぞれセットおよびリセット端子に供給
されたＲＳラッチ回路とを備えて構成されている。
は、入力アナログ信号のピーク値を検出しこのピーク値
に対応するピーク電圧信号を出力するピークレベル検出
回路と、前記ピーク電圧信号の予め定めた量のシフトを
行ない第一の比較電圧を出力するレベルシフト回路と、
前記第一の比較電圧を反転し第二の比較電圧を出力する
レベル反転回路と、前記入力アナログ信号が第一の入力
端子に前記第一の比較電圧が第二の入力端子にそれぞれ
供給され第一の比較信号を出力する第一の比較回路と、
前記入力アナログ信号が第二の入力端子に前記第二の比
較電圧が第一の入力端子にそれぞれ供給され第二の比較
信号を出力する第二の比較回路と、前記第一および第二
の比較信号がそれぞれセットおよびリセット端子に供給
されたＲＳラッチ回路とを備えて構成されている。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１９】図１は本発明のパルス変換回路の一実施例
を示すブロック図である。
を示すブロック図である。
【００２０】本実施例のパルス変換回路１１は、図１に
示すように、入力信号Ｓのピーク値を検出しこのピーク
値に対応するピーク電圧信号ＶＰを出力するピークレベ
ル検出回路６１と、ピーク電圧信号ＶＰのシフトを行な
いレベルシフト電圧Ｖｒ１を出力するレベルシフト回路
６２と、レベルシフト電圧Ｖｒ１を反転しレベルシフト
電圧Ｖｒ２を生成するレベル反転回路６３と、レベルシ
フト電圧Ｖｒ１が負入力端子に入力信号Ｓが正入力端子
にそれぞれ供給され比較パルスＥ１を出力するコンパレ
ータ６４と、レベルシフト電圧Ｖｒ２が正入力端子に入
力信号Ｓが負入力端子にそれぞれ供給され比較パルスＥ
２を出力するコンパレータ６５と、比較パルスＥ１，Ｅ
２によりそれぞれセット・リセットされディジタル２値
信号ａを出力するＲＳラッチ回路６６とを備える。
示すように、入力信号Ｓのピーク値を検出しこのピーク
値に対応するピーク電圧信号ＶＰを出力するピークレベ
ル検出回路６１と、ピーク電圧信号ＶＰのシフトを行な
いレベルシフト電圧Ｖｒ１を出力するレベルシフト回路
６２と、レベルシフト電圧Ｖｒ１を反転しレベルシフト
電圧Ｖｒ２を生成するレベル反転回路６３と、レベルシ
フト電圧Ｖｒ１が負入力端子に入力信号Ｓが正入力端子
にそれぞれ供給され比較パルスＥ１を出力するコンパレ
ータ６４と、レベルシフト電圧Ｖｒ２が正入力端子に入
力信号Ｓが負入力端子にそれぞれ供給され比較パルスＥ
２を出力するコンパレータ６５と、比較パルスＥ１，Ｅ
２によりそれぞれセット・リセットされディジタル２値
信号ａを出力するＲＳラッチ回路６６とを備える。
【００２１】次に、本実施例の動作について説明する。
【００２２】図２は本実施例のパルス変換回路の動作タ
イムチャートである。
イムチャートである。
【００２３】信号入力端子ＴＳには、電源電圧ＶＤの１
／２のバイアス点を中心にＶｐのピークレベルを有する
アナログ信号Ｓが入力されている。ピークレベル検出回
路６１では、入力されたアナログ信号Ｓのピークレベル
Ｖｐを検出しレベルシフト回路６２へ入力する。レベル
シフト回路６２では、検出したピークレベルＶｐの値を
一定量シフトしたレベルシフト電圧Ｖｒ１を出力しコン
パレータ６５の負入力端子、およびレベル反転回路６７
に入力する。レベル反転回路６７は、レベルシフト電圧
Ｖｒ１を反転したレベルシフト電圧Ｖｒ２を出力し、コ
ンパレータ６５の正入力端子に入力する。コンパレータ
６４からは、レベルシフト電圧Ｖｒ１と入力信号Ｓを比
較しその結果、比較パレスＥを出力しＲＳラッチ回路６
６のセット端子Ｓに入力する。一方、コンパレータ６５
レベルシフト電圧Ｖｒ２と入力信号Ｓを比較しその結
果、比較パルスＥ２を出力しＲＳラッチ回路６６のリセ
ット端子Ｒに入力する。その結果、ＲＳラッチ回路６６
は、入力信号４と全く同一の周期を有するディジタル２
値信号ａに変換して出力端子ＴＡから出力する。
／２のバイアス点を中心にＶｐのピークレベルを有する
アナログ信号Ｓが入力されている。ピークレベル検出回
路６１では、入力されたアナログ信号Ｓのピークレベル
Ｖｐを検出しレベルシフト回路６２へ入力する。レベル
シフト回路６２では、検出したピークレベルＶｐの値を
一定量シフトしたレベルシフト電圧Ｖｒ１を出力しコン
パレータ６５の負入力端子、およびレベル反転回路６７
に入力する。レベル反転回路６７は、レベルシフト電圧
Ｖｒ１を反転したレベルシフト電圧Ｖｒ２を出力し、コ
ンパレータ６５の正入力端子に入力する。コンパレータ
６４からは、レベルシフト電圧Ｖｒ１と入力信号Ｓを比
較しその結果、比較パレスＥを出力しＲＳラッチ回路６
６のセット端子Ｓに入力する。一方、コンパレータ６５
レベルシフト電圧Ｖｒ２と入力信号Ｓを比較しその結
果、比較パルスＥ２を出力しＲＳラッチ回路６６のリセ
ット端子Ｒに入力する。その結果、ＲＳラッチ回路６６
は、入力信号４と全く同一の周期を有するディジタル２
値信号ａに変換して出力端子ＴＡから出力する。
【００２４】以上、説明したように本実施例のパルス変
換回路では、入力されるアナログ信号レベルに応じてア
ナログ信号をパルスに変換するしきい値電圧を可変し最
適値に設定することが出来る。
換回路では、入力されるアナログ信号レベルに応じてア
ナログ信号をパルスに変換するしきい値電圧を可変し最
適値に設定することが出来る。
【００２５】次に本発明を適用したＦＳＫ復調回路の動
作、及びその結果得られる効果について説明する。
作、及びその結果得られる効果について説明する。
【００２６】図３は、本実施例のパルス変換回路１１を
用いたＦＳＫ復調回路のブロック図である。図３におい
て、従来のパルス変換回路５１を用いるゼロクロスポイ
ント検出器５の代りに、本実施例のパルス変換回路１１
を用いるゼロクロスポイント検出器１を備える。その他
の構成要素については図４と同一である。
用いたＦＳＫ復調回路のブロック図である。図３におい
て、従来のパルス変換回路５１を用いるゼロクロスポイ
ント検出器５の代りに、本実施例のパルス変換回路１１
を用いるゼロクロスポイント検出器１を備える。その他
の構成要素については図４と同一である。
【００２７】パルス変換回路１１を備えることにより、
パルス信号に変換することができる入力信号Ｓの振幅は
レベルシフト電圧Ｖｒ１，Ｖｒ２により決められ、（Ｖ
ｒ１−Ｖｒ２）で与えられる。
パルス信号に変換することができる入力信号Ｓの振幅は
レベルシフト電圧Ｖｒ１，Ｖｒ２により決められ、（Ｖ
ｒ１−Ｖｒ２）で与えられる。
【００２８】その結果、例えば、入力信号Ｓの振幅Ｖｐ
ｐにたいして、（Ｖｒ１−Ｖｒ２）の値が、−６ｄＢ
（０．５倍）となるようにレベルシフト回路６２及びレ
ベル反転回路６３を設定することにより、パルス変換回
路のしきい値電圧は、常にＶｐｐ−６ｄＢの値に設定さ
れる。その結果、従来のＦＳＫ復調回路では誤動作する
ような低Ｓ／Ｎの信号、例えば入力信号レベル−２０ｄ
Ｂｍ、Ｓ／Ｎ１５ｄＢの信号が入力された場合、パルス
変換のしきい値は、−２０ｄＢｍ−６ｄＢ＝−２６ｄＢ
ｍに設定される。その結果、信号（−２０ｄＢｍ）に対
しては応答し、ノイズ（−２０ｄＢｍ−１５ｄＢ＝−３
５ｄＢｍ）に対しては応答しなくなる。したがって、低
Ｓ／Ｎの入力信号にたいしても誤動作をすることなく、
また検出信号レベル範囲を狭める事なく精度よい復調動
作を得ることが出来る。
ｐにたいして、（Ｖｒ１−Ｖｒ２）の値が、−６ｄＢ
（０．５倍）となるようにレベルシフト回路６２及びレ
ベル反転回路６３を設定することにより、パルス変換回
路のしきい値電圧は、常にＶｐｐ−６ｄＢの値に設定さ
れる。その結果、従来のＦＳＫ復調回路では誤動作する
ような低Ｓ／Ｎの信号、例えば入力信号レベル−２０ｄ
Ｂｍ、Ｓ／Ｎ１５ｄＢの信号が入力された場合、パルス
変換のしきい値は、−２０ｄＢｍ−６ｄＢ＝−２６ｄＢ
ｍに設定される。その結果、信号（−２０ｄＢｍ）に対
しては応答し、ノイズ（−２０ｄＢｍ−１５ｄＢ＝−３
５ｄＢｍ）に対しては応答しなくなる。したがって、低
Ｓ／Ｎの入力信号にたいしても誤動作をすることなく、
また検出信号レベル範囲を狭める事なく精度よい復調動
作を得ることが出来る。
【００２９】
【発明の効果】以上説明したように、本発明のパルス変
換回路は、パルス変換の基準信号レベルを入力信号レベ
ルに応じて可変することにより、低Ｓ／Ｎの入力信号に
対してもノイズ等による誤動作を防止し正常動作を保証
することができるという効果がある。また、また誤動作
の回避のために正常動作を保証可能な入力信号レベルの
範囲を狭める必要がなくなるという効果がある。
換回路は、パルス変換の基準信号レベルを入力信号レベ
ルに応じて可変することにより、低Ｓ／Ｎの入力信号に
対してもノイズ等による誤動作を防止し正常動作を保証
することができるという効果がある。また、また誤動作
の回避のために正常動作を保証可能な入力信号レベルの
範囲を狭める必要がなくなるという効果がある。
【図１】本発明のパルス変換回路の実施例を示すブロッ
ク図である。
ク図である。
【図２】本実施例のパルス変換回路における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図３】本実施例のパルス変換回路を用いたＦＳＫ復調
回路のブロック図である。
回路のブロック図である。
【図４】従来のパルス変換回路を用いたＦＳＫ復調回路
の一例を示すブロック図である。
の一例を示すブロック図である。
【図５】ＦＳＫ復調回路の動作タイムチャートである。
１，５ ゼロクロスポイント検出器 ２ カウンタ ３ デコーダ ４，６６ ＲＳラッチ回路 １１，５１ パルス変換回路 １２ 微分回路 ６１ ピークレベル検出回路 ６２ レベルシフト回路 ６３ レベル反転回路 ６４，６５，５１１ コンパレータ
Claims (1)
- 【請求項１】 入力アナログ信号のピーク値を検出しこ
のピーク値に対応するピーク電圧信号を出力するピーク
レベル検出回路と、 前記ピーク電圧信号の予め定めた量のシフトを行ない第
一の比較電圧を出力するレベルシフト回路と、 前記第一の比較電圧を反転し第二の比較電圧を出力する
レベル反転回路と、 前記入力アナログ信号が第一の入力端子に前記第一の比
較電圧が第二の入力端子にそれぞれ供給され第一の比較
信号を出力する第一の比較回路と、 前記入力アナログ信号が第二の入力端子に前記第二の比
較電圧が第一の入力端子にそれぞれ供給され第二の比較
信号を出力する第二の比較回路と、 前記第一および第二の比較信号がそれぞれセットおよび
リセット端子に供給されたＲＳラッチ回路とを備えるこ
とを特徴とするパルス変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32173392A JPH06177922A (ja) | 1992-12-01 | 1992-12-01 | パルス変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32173392A JPH06177922A (ja) | 1992-12-01 | 1992-12-01 | パルス変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177922A true JPH06177922A (ja) | 1994-06-24 |
Family
ID=18135842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32173392A Pending JPH06177922A (ja) | 1992-12-01 | 1992-12-01 | パルス変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177922A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919209B1 (ko) * | 2007-09-14 | 2009-09-28 | 엘에스산전 주식회사 | 3상 풀 브릿지 인버터의 전압 변조 장치 및 방법 |
-
1992
- 1992-12-01 JP JP32173392A patent/JPH06177922A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919209B1 (ko) * | 2007-09-14 | 2009-09-28 | 엘에스산전 주식회사 | 3상 풀 브릿지 인버터의 전압 변조 장치 및 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990518 |