JPH06177922A - パルス変換回路 - Google Patents
パルス変換回路Info
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- JPH06177922A JPH06177922A JP32173392A JP32173392A JPH06177922A JP H06177922 A JPH06177922 A JP H06177922A JP 32173392 A JP32173392 A JP 32173392A JP 32173392 A JP32173392 A JP 32173392A JP H06177922 A JPH06177922 A JP H06177922A
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- signal
- circuit
- level
- voltage
- input
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】低S/Nかつ低信号品質のアナログ入力信号に
対しても、誤動作を低減し正常動作を保証する入力信号
レベル範囲を狭める必要を無くす。 【構成】入力信号Sのピーク値を検出しピークレベルV
Pを出力するピークレベル検出回路61を備える。ピー
クレベルVPをシフトしレベルシフト電圧Vr1を出力
するレブルシフト回路62と、レベルシフト電圧Vr1
を反転しレベルシフト電圧Vr2を出力するレベル反転
回路63とを備える。レベルシフト電圧Vr1,Vr2
と入力信号Sとをそれぞれ比較し、比較パルスE1,E
2をしそれぞれ出力するコンパレータ64,65を備え
る。比較パルスE1,E2をセット・リセット信号とし
ディジタル2値信号aを出力するRSラッチ回路66を
備える。
対しても、誤動作を低減し正常動作を保証する入力信号
レベル範囲を狭める必要を無くす。 【構成】入力信号Sのピーク値を検出しピークレベルV
Pを出力するピークレベル検出回路61を備える。ピー
クレベルVPをシフトしレベルシフト電圧Vr1を出力
するレブルシフト回路62と、レベルシフト電圧Vr1
を反転しレベルシフト電圧Vr2を出力するレベル反転
回路63とを備える。レベルシフト電圧Vr1,Vr2
と入力信号Sとをそれぞれ比較し、比較パルスE1,E
2をしそれぞれ出力するコンパレータ64,65を備え
る。比較パルスE1,E2をセット・リセット信号とし
ディジタル2値信号aを出力するRSラッチ回路66を
備える。
Description
【0001】
【産業上の利用分野】本発明はパルス変換回路に関し、
特にディジタルカウンティング方式のFSK復調回路に
用いられアナログ信号をパルス信号に変換するパルス変
換回路に関する。
特にディジタルカウンティング方式のFSK復調回路に
用いられアナログ信号をパルス信号に変換するパルス変
換回路に関する。
【0002】
【従来の技術】モデム、音響カプラ等のディジタルデー
タ通信に用いられる一般的な方式の一つに、データ信号
の”0”を高い周波数、”1”を低い周波数に割り当て
てデータを伝送する周波数変移変調(以下、FSKと称
す。)方式がある。
タ通信に用いられる一般的な方式の一つに、データ信号
の”0”を高い周波数、”1”を低い周波数に割り当て
てデータを伝送する周波数変移変調(以下、FSKと称
す。)方式がある。
【0003】このFSK方式の復調回路としては、従来
より周波数弁別方式、PLL方式等、アナログ回路によ
るものがあるが、回路規模が大きくなること、部品点数
や調整箇所が多いことなどにより、小型化、低価格化が
困難であるという欠点がある。これに対して、FSK信
号のゼロクロスポイントを検出し、この間隔をカウンタ
で測定しそのカウント値の大小によりディジタルデータ
を復調するディジタルカウンティング方式がある。ディ
ジタルカウンティング方式による復調回路は大部分がデ
ィジタル回路であるため、集積回路化による小型化、低
消費電力化が出来るという長所がある。
より周波数弁別方式、PLL方式等、アナログ回路によ
るものがあるが、回路規模が大きくなること、部品点数
や調整箇所が多いことなどにより、小型化、低価格化が
困難であるという欠点がある。これに対して、FSK信
号のゼロクロスポイントを検出し、この間隔をカウンタ
で測定しそのカウント値の大小によりディジタルデータ
を復調するディジタルカウンティング方式がある。ディ
ジタルカウンティング方式による復調回路は大部分がデ
ィジタル回路であるため、集積回路化による小型化、低
消費電力化が出来るという長所がある。
【0004】以下に、ディジタルカウンティング方式に
よる復調回路について図面を用いて説明する。
よる復調回路について図面を用いて説明する。
【0005】図4は、従来のパルス変換回路を含む一般
的なディジタルカウンティング方式のFSK復調回路の
一例を示すブロック図である。このFSK復調回路は、
入力のアナログ信号をディジタル2値信号aに変換する
従来のパルス変換回路51とディジタル2値信号aを微
分しゼロクロスパルス信号bを出力する微分回路12と
から成るゼロクロスポイント検出器5と、ゼロクロスパ
ルス信号bの信号間隔をクロックでカウントしカウント
値C1,C2するカウンタ2と、カウント値C1,C2
に対応してパルス信号P1,P2を出力するデコーダ3
と、パルス信号P1,P2をそれぞれセット、リセット
信号とし復調信号0を出力するRSラッチ回路4とを備
えて構成されていた。
的なディジタルカウンティング方式のFSK復調回路の
一例を示すブロック図である。このFSK復調回路は、
入力のアナログ信号をディジタル2値信号aに変換する
従来のパルス変換回路51とディジタル2値信号aを微
分しゼロクロスパルス信号bを出力する微分回路12と
から成るゼロクロスポイント検出器5と、ゼロクロスパ
ルス信号bの信号間隔をクロックでカウントしカウント
値C1,C2するカウンタ2と、カウント値C1,C2
に対応してパルス信号P1,P2を出力するデコーダ3
と、パルス信号P1,P2をそれぞれセット、リセット
信号とし復調信号0を出力するRSラッチ回路4とを備
えて構成されていた。
【0006】従来のパルス変換回路51は、コンパレー
タ511と、抵抗R51,R52と、基準電圧源VR5
1とを備える。
タ511と、抵抗R51,R52と、基準電圧源VR5
1とを備える。
【0007】次に、動作について説明する。
【0008】図5はこのFSK復調回路の動作の一例を
示すタイムチャートである。
示すタイムチャートである。
【0009】原2値ディジタル信号Dが送信側でFSK
変調され、FSK変調信号Sとなり回線を通して送信さ
れる。
変調され、FSK変調信号Sとなり回線を通して送信さ
れる。
【0010】このFSK変調信号Sは、ゼロクロスポイ
ント検出回路5の入力端子TSに入力される。
ント検出回路5の入力端子TSに入力される。
【0011】従来のパルス変換回路51の構成は一般的
にヒステリシスコンパレータと呼ばれ、出力振幅をVD
〜0、抵抗R51、R52それぞれの抵抗値をそれぞれ
R51,R52、基準電圧源VR51の値をVrとする
と次の(1),(2)式で与えられる2値の比較基準電
圧V1,V2が得られる。
にヒステリシスコンパレータと呼ばれ、出力振幅をVD
〜0、抵抗R51、R52それぞれの抵抗値をそれぞれ
R51,R52、基準電圧源VR51の値をVrとする
と次の(1),(2)式で与えられる2値の比較基準電
圧V1,V2が得られる。
【0012】 V1=Vr+R52・(V−Vr)/(R51+R52)…(1) V2=Vr・R51/(R51+R52) …(2) ここで一般的に、VrはVD/2に設定されている。
【0013】入力端子TSに入力されたFSK変調信号
Sはパルス変換回路51において、(1),(2)式で
与えられる比較基準電圧V1,V2をしきい値電圧とし
てディジタル2値信号aに変換される。ここで検出でき
る入力FSK変調信号の振幅値Vppとしては、(V1
−V2)以下である。即ち(V1−V2)以下の振幅の
入力FSK変調信号については検出しない。このディジ
タル2値信号aは、さらに微分回路12で微分され、ゼ
ロクロスパルス信号bに変換され、カウンタ2に入力さ
れる。カウンタ2では、入力されたゼロクロスパルス信
号bの間隔をクロック信号によりカウントを行いそのカ
ウント値C1,C2をデコーダ3へ入力する。デコーダ
3ではカウント値C1,C2により原2値信号Dの周波
数を判定しその結果をパルスP1,P2として出力す
る。すなわち、原2値信号Dの”1”に相当する周波数
の低い信号成分のパルス幅T1の時間のパルスカウント
値C1を検出した場合はパルスP1が出力され、原2値
信号の”0”に相当する周波数の高い信号成分のパルス
幅T2の期間のパルスカウント値C2を検出した場合は
パルスP1、パルスP2は、それぞれRSラッチ回路4
のセット端子S、リセット端子Rに入力される。その結
果、パルスP1でセット(”1”レベル出力)されパル
スP2でリセット(”0”レベル出力)されRSラッチ
回路4の出力端子T0より入力FSK信号Sが復調され
た復調信号0が出力される。
Sはパルス変換回路51において、(1),(2)式で
与えられる比較基準電圧V1,V2をしきい値電圧とし
てディジタル2値信号aに変換される。ここで検出でき
る入力FSK変調信号の振幅値Vppとしては、(V1
−V2)以下である。即ち(V1−V2)以下の振幅の
入力FSK変調信号については検出しない。このディジ
タル2値信号aは、さらに微分回路12で微分され、ゼ
ロクロスパルス信号bに変換され、カウンタ2に入力さ
れる。カウンタ2では、入力されたゼロクロスパルス信
号bの間隔をクロック信号によりカウントを行いそのカ
ウント値C1,C2をデコーダ3へ入力する。デコーダ
3ではカウント値C1,C2により原2値信号Dの周波
数を判定しその結果をパルスP1,P2として出力す
る。すなわち、原2値信号Dの”1”に相当する周波数
の低い信号成分のパルス幅T1の時間のパルスカウント
値C1を検出した場合はパルスP1が出力され、原2値
信号の”0”に相当する周波数の高い信号成分のパルス
幅T2の期間のパルスカウント値C2を検出した場合は
パルスP1、パルスP2は、それぞれRSラッチ回路4
のセット端子S、リセット端子Rに入力される。その結
果、パルスP1でセット(”1”レベル出力)されパル
スP2でリセット(”0”レベル出力)されRSラッチ
回路4の出力端子T0より入力FSK信号Sが復調され
た復調信号0が出力される。
【0014】以上説明したようにディジタルカウンティ
ング方式では、入力FSK変調信号のゼロクロスポイン
トを判定しそのゼロクロスポイント間隔をクロック信号
でカウントすることによりFSK変調信号の周波数成分
を検出し原2値信号を復調することが出来る。この方式
によれば、カウンタ、デコーダ、RSラッチ回路などは
ディジタル信号処理のためIC化が比較的容易であり、
しかも調整が不要等の長所がある。
ング方式では、入力FSK変調信号のゼロクロスポイン
トを判定しそのゼロクロスポイント間隔をクロック信号
でカウントすることによりFSK変調信号の周波数成分
を検出し原2値信号を復調することが出来る。この方式
によれば、カウンタ、デコーダ、RSラッチ回路などは
ディジタル信号処理のためIC化が比較的容易であり、
しかも調整が不要等の長所がある。
【0015】上述のパルス変換回路51の基準レベル信
号は前述のごとくV1,V2として固定レベルが設定さ
れている。例えば入力信号レベル0dBm〜−40dB
mまでのFSK信号を検出、復調するためのコンパレー
タ3の基準信号レベルとしては、(V1−V2)が少な
くとも−40dBmの値に設定される必要がある。理想
的にはFSK復調回路に入力される信号は純粋なFSK
信号のみであるが、実際にはSFK信号の変調時や伝送
回線等によりノイズ等の不要成分が付加されている。こ
の入力FSK信号の品質を表す目安として一般的にS/
Nがある。例えば入力信号レベルを−20dBm、S/
Nを30dBとすると、ノイズレベルの絶対値は−50
dBmとなる。この信号を前述のように設定したコンパ
レータ3に入力したとするとコンパレータ3の検出信号
レベルは−40dBm以上であるので−20dBmの信
号レベルは正常に検出し、ノイズは−50dBmと検出
信号レベル以下であるのでノイズに反応する事なく正常
な復調動作を行うことが出来る。しかしながら、より信
号品質が悪くノイズの多い入力信号、例えば入力信号レ
ベルが−20dBm、S/Nが15dBであるとすると
ノイズレベルの絶対値は−35dBmとなり、前述の設
定のコンパレータ3に入力したとすると、信号レベルだ
けでなくノイズレベルもコンパレータの検出信号レベル
の−40dBmを越えているためコンパレータ3はノイ
ズにも応答し誤動作する。さらに、この場合、誤動作を
避けるためにコンパレータの基準信号レベルを−35d
Bm以上に設定すれば、上記信号が入力されても誤動作
を避けることが出来るが、正常動作を保障できる入力信
号レベル幅が狭くなる。
号は前述のごとくV1,V2として固定レベルが設定さ
れている。例えば入力信号レベル0dBm〜−40dB
mまでのFSK信号を検出、復調するためのコンパレー
タ3の基準信号レベルとしては、(V1−V2)が少な
くとも−40dBmの値に設定される必要がある。理想
的にはFSK復調回路に入力される信号は純粋なFSK
信号のみであるが、実際にはSFK信号の変調時や伝送
回線等によりノイズ等の不要成分が付加されている。こ
の入力FSK信号の品質を表す目安として一般的にS/
Nがある。例えば入力信号レベルを−20dBm、S/
Nを30dBとすると、ノイズレベルの絶対値は−50
dBmとなる。この信号を前述のように設定したコンパ
レータ3に入力したとするとコンパレータ3の検出信号
レベルは−40dBm以上であるので−20dBmの信
号レベルは正常に検出し、ノイズは−50dBmと検出
信号レベル以下であるのでノイズに反応する事なく正常
な復調動作を行うことが出来る。しかしながら、より信
号品質が悪くノイズの多い入力信号、例えば入力信号レ
ベルが−20dBm、S/Nが15dBであるとすると
ノイズレベルの絶対値は−35dBmとなり、前述の設
定のコンパレータ3に入力したとすると、信号レベルだ
けでなくノイズレベルもコンパレータの検出信号レベル
の−40dBmを越えているためコンパレータ3はノイ
ズにも応答し誤動作する。さらに、この場合、誤動作を
避けるためにコンパレータの基準信号レベルを−35d
Bm以上に設定すれば、上記信号が入力されても誤動作
を避けることが出来るが、正常動作を保障できる入力信
号レベル幅が狭くなる。
【0016】
【発明が解決しようとする課題】上述した従来のパルス
変換回路は、パルス変換用コンパレータの基準信号レベ
ルが固定されているために、低入力レベルかつ低S/N
の信号に対してはノイズに応答して誤動作するという欠
点があった。また誤動作を回避するため上記コンパレー
タの基準信号レベルを大きくすると正常動作の保証可能
な入力信号レベルの範囲が狭くなるという欠点があっ
た。
変換回路は、パルス変換用コンパレータの基準信号レベ
ルが固定されているために、低入力レベルかつ低S/N
の信号に対してはノイズに応答して誤動作するという欠
点があった。また誤動作を回避するため上記コンパレー
タの基準信号レベルを大きくすると正常動作の保証可能
な入力信号レベルの範囲が狭くなるという欠点があっ
た。
【0017】
【課題を解決するための手段】本発明のパルス変換回路
は、入力アナログ信号のピーク値を検出しこのピーク値
に対応するピーク電圧信号を出力するピークレベル検出
回路と、前記ピーク電圧信号の予め定めた量のシフトを
行ない第一の比較電圧を出力するレベルシフト回路と、
前記第一の比較電圧を反転し第二の比較電圧を出力する
レベル反転回路と、前記入力アナログ信号が第一の入力
端子に前記第一の比較電圧が第二の入力端子にそれぞれ
供給され第一の比較信号を出力する第一の比較回路と、
前記入力アナログ信号が第二の入力端子に前記第二の比
較電圧が第一の入力端子にそれぞれ供給され第二の比較
信号を出力する第二の比較回路と、前記第一および第二
の比較信号がそれぞれセットおよびリセット端子に供給
されたRSラッチ回路とを備えて構成されている。
は、入力アナログ信号のピーク値を検出しこのピーク値
に対応するピーク電圧信号を出力するピークレベル検出
回路と、前記ピーク電圧信号の予め定めた量のシフトを
行ない第一の比較電圧を出力するレベルシフト回路と、
前記第一の比較電圧を反転し第二の比較電圧を出力する
レベル反転回路と、前記入力アナログ信号が第一の入力
端子に前記第一の比較電圧が第二の入力端子にそれぞれ
供給され第一の比較信号を出力する第一の比較回路と、
前記入力アナログ信号が第二の入力端子に前記第二の比
較電圧が第一の入力端子にそれぞれ供給され第二の比較
信号を出力する第二の比較回路と、前記第一および第二
の比較信号がそれぞれセットおよびリセット端子に供給
されたRSラッチ回路とを備えて構成されている。
【0018】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0019】図1は本発明のパルス変換回路の一実施例
を示すブロック図である。
を示すブロック図である。
【0020】本実施例のパルス変換回路11は、図1に
示すように、入力信号Sのピーク値を検出しこのピーク
値に対応するピーク電圧信号VPを出力するピークレベ
ル検出回路61と、ピーク電圧信号VPのシフトを行な
いレベルシフト電圧Vr1を出力するレベルシフト回路
62と、レベルシフト電圧Vr1を反転しレベルシフト
電圧Vr2を生成するレベル反転回路63と、レベルシ
フト電圧Vr1が負入力端子に入力信号Sが正入力端子
にそれぞれ供給され比較パルスE1を出力するコンパレ
ータ64と、レベルシフト電圧Vr2が正入力端子に入
力信号Sが負入力端子にそれぞれ供給され比較パルスE
2を出力するコンパレータ65と、比較パルスE1,E
2によりそれぞれセット・リセットされディジタル2値
信号aを出力するRSラッチ回路66とを備える。
示すように、入力信号Sのピーク値を検出しこのピーク
値に対応するピーク電圧信号VPを出力するピークレベ
ル検出回路61と、ピーク電圧信号VPのシフトを行な
いレベルシフト電圧Vr1を出力するレベルシフト回路
62と、レベルシフト電圧Vr1を反転しレベルシフト
電圧Vr2を生成するレベル反転回路63と、レベルシ
フト電圧Vr1が負入力端子に入力信号Sが正入力端子
にそれぞれ供給され比較パルスE1を出力するコンパレ
ータ64と、レベルシフト電圧Vr2が正入力端子に入
力信号Sが負入力端子にそれぞれ供給され比較パルスE
2を出力するコンパレータ65と、比較パルスE1,E
2によりそれぞれセット・リセットされディジタル2値
信号aを出力するRSラッチ回路66とを備える。
【0021】次に、本実施例の動作について説明する。
【0022】図2は本実施例のパルス変換回路の動作タ
イムチャートである。
イムチャートである。
【0023】信号入力端子TSには、電源電圧VDの1
/2のバイアス点を中心にVpのピークレベルを有する
アナログ信号Sが入力されている。ピークレベル検出回
路61では、入力されたアナログ信号Sのピークレベル
Vpを検出しレベルシフト回路62へ入力する。レベル
シフト回路62では、検出したピークレベルVpの値を
一定量シフトしたレベルシフト電圧Vr1を出力しコン
パレータ65の負入力端子、およびレベル反転回路67
に入力する。レベル反転回路67は、レベルシフト電圧
Vr1を反転したレベルシフト電圧Vr2を出力し、コ
ンパレータ65の正入力端子に入力する。コンパレータ
64からは、レベルシフト電圧Vr1と入力信号Sを比
較しその結果、比較パレスEを出力しRSラッチ回路6
6のセット端子Sに入力する。一方、コンパレータ65
レベルシフト電圧Vr2と入力信号Sを比較しその結
果、比較パルスE2を出力しRSラッチ回路66のリセ
ット端子Rに入力する。その結果、RSラッチ回路66
は、入力信号4と全く同一の周期を有するディジタル2
値信号aに変換して出力端子TAから出力する。
/2のバイアス点を中心にVpのピークレベルを有する
アナログ信号Sが入力されている。ピークレベル検出回
路61では、入力されたアナログ信号Sのピークレベル
Vpを検出しレベルシフト回路62へ入力する。レベル
シフト回路62では、検出したピークレベルVpの値を
一定量シフトしたレベルシフト電圧Vr1を出力しコン
パレータ65の負入力端子、およびレベル反転回路67
に入力する。レベル反転回路67は、レベルシフト電圧
Vr1を反転したレベルシフト電圧Vr2を出力し、コ
ンパレータ65の正入力端子に入力する。コンパレータ
64からは、レベルシフト電圧Vr1と入力信号Sを比
較しその結果、比較パレスEを出力しRSラッチ回路6
6のセット端子Sに入力する。一方、コンパレータ65
レベルシフト電圧Vr2と入力信号Sを比較しその結
果、比較パルスE2を出力しRSラッチ回路66のリセ
ット端子Rに入力する。その結果、RSラッチ回路66
は、入力信号4と全く同一の周期を有するディジタル2
値信号aに変換して出力端子TAから出力する。
【0024】以上、説明したように本実施例のパルス変
換回路では、入力されるアナログ信号レベルに応じてア
ナログ信号をパルスに変換するしきい値電圧を可変し最
適値に設定することが出来る。
換回路では、入力されるアナログ信号レベルに応じてア
ナログ信号をパルスに変換するしきい値電圧を可変し最
適値に設定することが出来る。
【0025】次に本発明を適用したFSK復調回路の動
作、及びその結果得られる効果について説明する。
作、及びその結果得られる効果について説明する。
【0026】図3は、本実施例のパルス変換回路11を
用いたFSK復調回路のブロック図である。図3におい
て、従来のパルス変換回路51を用いるゼロクロスポイ
ント検出器5の代りに、本実施例のパルス変換回路11
を用いるゼロクロスポイント検出器1を備える。その他
の構成要素については図4と同一である。
用いたFSK復調回路のブロック図である。図3におい
て、従来のパルス変換回路51を用いるゼロクロスポイ
ント検出器5の代りに、本実施例のパルス変換回路11
を用いるゼロクロスポイント検出器1を備える。その他
の構成要素については図4と同一である。
【0027】パルス変換回路11を備えることにより、
パルス信号に変換することができる入力信号Sの振幅は
レベルシフト電圧Vr1,Vr2により決められ、(V
r1−Vr2)で与えられる。
パルス信号に変換することができる入力信号Sの振幅は
レベルシフト電圧Vr1,Vr2により決められ、(V
r1−Vr2)で与えられる。
【0028】その結果、例えば、入力信号Sの振幅Vp
pにたいして、(Vr1−Vr2)の値が、−6dB
(0.5倍)となるようにレベルシフト回路62及びレ
ベル反転回路63を設定することにより、パルス変換回
路のしきい値電圧は、常にVpp−6dBの値に設定さ
れる。その結果、従来のFSK復調回路では誤動作する
ような低S/Nの信号、例えば入力信号レベル−20d
Bm、S/N15dBの信号が入力された場合、パルス
変換のしきい値は、−20dBm−6dB=−26dB
mに設定される。その結果、信号(−20dBm)に対
しては応答し、ノイズ(−20dBm−15dB=−3
5dBm)に対しては応答しなくなる。したがって、低
S/Nの入力信号にたいしても誤動作をすることなく、
また検出信号レベル範囲を狭める事なく精度よい復調動
作を得ることが出来る。
pにたいして、(Vr1−Vr2)の値が、−6dB
(0.5倍)となるようにレベルシフト回路62及びレ
ベル反転回路63を設定することにより、パルス変換回
路のしきい値電圧は、常にVpp−6dBの値に設定さ
れる。その結果、従来のFSK復調回路では誤動作する
ような低S/Nの信号、例えば入力信号レベル−20d
Bm、S/N15dBの信号が入力された場合、パルス
変換のしきい値は、−20dBm−6dB=−26dB
mに設定される。その結果、信号(−20dBm)に対
しては応答し、ノイズ(−20dBm−15dB=−3
5dBm)に対しては応答しなくなる。したがって、低
S/Nの入力信号にたいしても誤動作をすることなく、
また検出信号レベル範囲を狭める事なく精度よい復調動
作を得ることが出来る。
【0029】
【発明の効果】以上説明したように、本発明のパルス変
換回路は、パルス変換の基準信号レベルを入力信号レベ
ルに応じて可変することにより、低S/Nの入力信号に
対してもノイズ等による誤動作を防止し正常動作を保証
することができるという効果がある。また、また誤動作
の回避のために正常動作を保証可能な入力信号レベルの
範囲を狭める必要がなくなるという効果がある。
換回路は、パルス変換の基準信号レベルを入力信号レベ
ルに応じて可変することにより、低S/Nの入力信号に
対してもノイズ等による誤動作を防止し正常動作を保証
することができるという効果がある。また、また誤動作
の回避のために正常動作を保証可能な入力信号レベルの
範囲を狭める必要がなくなるという効果がある。
【図1】本発明のパルス変換回路の実施例を示すブロッ
ク図である。
ク図である。
【図2】本実施例のパルス変換回路における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図3】本実施例のパルス変換回路を用いたFSK復調
回路のブロック図である。
回路のブロック図である。
【図4】従来のパルス変換回路を用いたFSK復調回路
の一例を示すブロック図である。
の一例を示すブロック図である。
【図5】FSK復調回路の動作タイムチャートである。
1,5 ゼロクロスポイント検出器 2 カウンタ 3 デコーダ 4,66 RSラッチ回路 11,51 パルス変換回路 12 微分回路 61 ピークレベル検出回路 62 レベルシフト回路 63 レベル反転回路 64,65,511 コンパレータ
Claims (1)
- 【請求項1】 入力アナログ信号のピーク値を検出しこ
のピーク値に対応するピーク電圧信号を出力するピーク
レベル検出回路と、 前記ピーク電圧信号の予め定めた量のシフトを行ない第
一の比較電圧を出力するレベルシフト回路と、 前記第一の比較電圧を反転し第二の比較電圧を出力する
レベル反転回路と、 前記入力アナログ信号が第一の入力端子に前記第一の比
較電圧が第二の入力端子にそれぞれ供給され第一の比較
信号を出力する第一の比較回路と、 前記入力アナログ信号が第二の入力端子に前記第二の比
較電圧が第一の入力端子にそれぞれ供給され第二の比較
信号を出力する第二の比較回路と、 前記第一および第二の比較信号がそれぞれセットおよび
リセット端子に供給されたRSラッチ回路とを備えるこ
とを特徴とするパルス変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32173392A JPH06177922A (ja) | 1992-12-01 | 1992-12-01 | パルス変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32173392A JPH06177922A (ja) | 1992-12-01 | 1992-12-01 | パルス変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06177922A true JPH06177922A (ja) | 1994-06-24 |
Family
ID=18135842
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32173392A Pending JPH06177922A (ja) | 1992-12-01 | 1992-12-01 | パルス変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06177922A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100919209B1 (ko) * | 2007-09-14 | 2009-09-28 | 엘에스산전 주식회사 | 3상 풀 브릿지 인버터의 전압 변조 장치 및 방법 |
-
1992
- 1992-12-01 JP JP32173392A patent/JPH06177922A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100919209B1 (ko) * | 2007-09-14 | 2009-09-28 | 엘에스산전 주식회사 | 3상 풀 브릿지 인버터의 전압 변조 장치 및 방법 |
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Legal Events
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A02 | Decision of refusal |
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