JPS61288603A - 周波数合成器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は計測器等の信号発生器に使用される周波数合
成器に関する ［従来の技術Ｊ 従来の周波数合成器を第４図のブロック図を参照して説
明しよう。

デジタル波形発生器１より例えば第５図（Ａ）に示すよ
うな階段状の三角波の各ステップの電圧値と対応したデ
ジタル値が各ステップ毎にＤＡ変換器２へ与えられ、ア
ナログ値に変換され、折線返信回路３へ加えられる。こ
の回路３は入力電圧と出力電圧との関係が直線的でなく
、入力に三角波を入れたときに出力に正弦波が出るよう
な非直線回路である。従って入力に加えられた階段状の
三角波は第５図（Ｂ）に示すような階段状の正弦波に変
換されて低域濾波器４へ与えられ、高調波が除去され正
弦波となって出力端子５へ与えられる。

デジタル波形発生器１は例えば第６図に示すように構成
される。加算器６の第１入力端子には、ある数値を示す
符号化されたデジタル信号（以下設定数値信号）が与え
られ、その第２入力端子にはレジスタ７の記憶データが
与えられる。加算器６はこれらのデータを加算し、その
加算値をレジスタ７へ与える。レジスタ７は基準発振器
８から基準クロックＣＫ、が与えられる度に、それ迄入
力に与えられていた加算器６の出力データを取り込み、
一時的に記憶し、その記憶したデータを出力して補数回
路９と加算器６の第２入力端子とへ与える。従って加算
器６とレジスタ７とは累算器（アキュムレータ）２０を
構成するものである。

レジスタ７に記４Ｏされる数は第７図（Ａ）に示ずよう
に基本クロック毎に設定数値信号だけ大きさが増加し、
そのレジスタ７の容量Ｎに等しいか又は超えたときは、
その時点でオーバフロー分だけが記憶され、それ以外は
自動的にクリアされる。

例えばＮ＝　１００のとき、レジスタ７が数イ直「０」
から始まって「３」づつ増加して行くとレジスタ７の記
憶数値が１９９」の時に次のクロックで１３」増加すれ
ば、レジスタ７の新しい記憶数値は「２」になる。加算
器６は加算結果がレジスタ７の容ＩＮと等しいか又はそ
れより大きい時は桁上げ信号を出力し、フリップフロッ
プ回路１０を反転さセる。従ってこの桁上げ信号はレジ
スタ７がオーバフローした時と同時に生ずるので、フリ
ップフロップ１０はレジスタ７がオーバフローする度に
反転する。このフリップフロップ１０の出力は補数回路
９の制御入力端子へ与えられる。補数回路９は、この制
御入力が１論理０」のときは入力に与えられた数値デー
タをそのまま出力し、制御入力が「論理１」の時は入力
の数値データのＮに対する補数を出力する。−例えばＮ
＝　１００のとき、２の１００に対する補数１００−２
＝９８を出力する。（補数に対し元の数値２を真数と言
う。）補数回路９の出力は、レジスタ７がオーバフロー
する度に、入力の数値データの真数と補数とを交互に出
力するものとなる。

例えば、レジスタの容量Ｎ＝　１００、設定数値信号の
数値をｍ　＝　３とするとき、レジスタ７の出力のデジ
タルデータは第７図（Ａ）に示すように、０．３．６．
・・・９６，９９，２，５．・・・９５゜９８．１．４
・・・と変化し、補数回路９の出力のデジタルデータは
同図（Ｂ）に示すように、０，３゜６、・・・９６，９
９．９８，９５．・・・５，２．１゜４・・・と変化す
る。第７図からも明らかなように（Ａ）の階段状の鋸歯
状波も（Ｂ）の段階状の三角波も隣接する波形が必ずし
も相似ではなく、３サイクル毎に同一の波形が繰返され
る。三角波の周期をＴ＋　、Ｔｚ　、・・・とすれば、
これらは零段も含めた段階の数に１段の時間幅（１／Ｊ
ｃ　；Ｌかしｆｃは基準クロックの周波数）を乗ずれば
よいから、 となる。従って３サイクル毎（一般にはｑ　（ｑは６以
上の整数）サイクル毎）に１段だけ短い周期となる。周
期Ｔ１〜Ｔ、の平均の周期１゛。はとなる。この周期Ｔ
０は長時間における周期の平均値に等しいことは言うま
でもない。この周期Ｔ０と対応した平均の周波数５゜は Ｔｏ　　　　　　２Ｎ／ｍ　　　　　　　ｂｂ、ｂｂ　
　・・・となる。合成周波数は■を平均値とし、（２Ｎ
＋１）／ｍ　　　　（２Ｎ−２）／ｍ波数ジッタ（ゆら
ぎ）を持つことが分る。

この例のように、２　Ｎ　／　ｍが整数でない場合には
合成周波数には必ず周波数ジッタを伴う。しかし２　Ｎ
　／　ｍが整数の場合には三角波は相似となり、周期Ｔ
ｉ　　（４＝１．２．・・・）は全て等しく、従って周
波数ジッタは存在しない。この場合の周期及び周波数は
それぞれ、 Ｔ　ｏ　−２Ｎ　／　ｍ　４　ｃ　　　　　　　　　　
（６）となり、合成周波数ｆ０は基本クロックの周波数
の整数分の１となる。

「発明が解決しようとする問題点」 従来回路においては、ＤＡ変換器２の入力へ階段状に設
定数値ｍだけ変化するｎビットのデジタルデータがクロ
ック間隔で与えられる。ＤＡ変換器２では、１つの入力
データの各ビットに対応して重み付けしたｎ個のアナロ
グ値を重畳して１つのアナログ値（電圧）が出力される
が、入力の各ヒツトがｒ　Ｉ　Ｊ、：ｒ　ＯＪと変化し
てよりアナログ出力変化する迄の遅延時間（応答時間）
は入力データの各ビット毎に異なり、遅延時間の差Δは
１００〜２００ナノ秒程度にも達する。従ってこの６時
間の聞出力のアナログ値が理想値より変動することにな
り、階段状の三角波は各ステップの変化時点でグリッジ
と呼ばれる一種の雑音が重畳された波形となる。このグ
リッジは入力の最上位ビット（ＭＳＢ）がデータ変化す
るときに発生するものが最も大きい。例えば、（Ａ）ｎ
ビットの入力データ０１）・・・１　（０がＭＳＢとす
る。この２進数は１０進数で表わすとＭ−１であるとす
る。）が１００・・・０　（ｌＯ進数で表すとＭとなる
）に変化した場合、（Ｂ）この逆の変化をした場合を考
える。従って入力データが１だけ増減するよう設定数値
ｍ＝１とした場合である。いま、ＤＡ変換器２の入力の
ＭＳＢが立−ヒリ又は立下ってより出力が立上り又は立
下る迄の遅延時間をそれぞれｔｄＡｌ＋ｔ　ｄＡ２　と
しＭＳＢ以外のビット（その他のビット）に対する遅延
時間は簡単化のため全て同じであるとし、ピントの立１
こり又は立下りに対応した遅延時間をそれぞれｔｄｌｌ
ｌ＋　　ｄＢ□とすると、ＤＡ変換を 器２の出力は第８図（Ａ）或いは（Ｂ）に示すような応
答となる。いずれの場合もＭＳＢに対する出力の遅延時
間（ｔｄＡ）とその他のビットに対する出力の遅延時間
（Ｌ　ｄ、）との差（Δ）の時間において出力は一時的
に大きく変動する。この一時的な出力電圧の振幅変化が
前記のグリッジである。

このグリッジは１．Ａ＜１゜の場合（第８図（ａ））と
１ｄ、＞１．８の場合（第８図（ｂ））とでは極性が逆
となる。グリッジの大きさはＤＡ変換器２の出力の最大
値（２Ｍ−１）のほぼ１／２にも達する。

（Ａ）の場合はＤＡ変換器２の入力に与えられる階段状
の三角波が増加している期間のほぼ中間におけるステッ
プの変化時点で発生し、（Ｂ）の場合は同三角波が減少
している期間のほぼ中間におけるステップの変化時点で
発生する。第７図（Ｂ）にはＭＳＢがデータ変化する時
点を４８．５１、或いは５０．４７の様に数値で示しで
ある。

以上述べたグリッジはＭＳＢとその他のビットに対する
遅延時間の差に起因する場合であるが、他のビット相互
についても大きさは小さいが同様にして発生することは
明らかであり、階段状の三角波の各ステップの変化時点
においては必ずグリッジが発生している。

このグリッジはＤＡ変換器のみならず、例えばデジタル
波形発生器１でも発生し、その出力の各ビットの立上り
又は立下り時点の変動となって現われる。しかしこのグ
リッジは一般的なデジタルＩＣ回路と同様に時間幅が数
ナノ秒程度であり、ＤＡ変換器で発生するグリッジと比
較すれば極めて短く、無視することができる。

次にＤＡ変換器２のグリッジの周波数につき考えてみよ
う。２　Ｎ　／　ｍが整数でない場合を例として三角波
の振幅増加期間のほぼ中間におけるＭＳＢがデータ変化
する時点で発生するグリッジの周期ｊｌ＋ｊ！・・・（
第７図（Ｂ））を求めると、となり、必ずしも等間隔で
はない。しかし３波毎に（一般にはｑ波毎に）同一間隔
が繰返されることは三角波と同様である。グリッジの周
期の平均値〒９は１８）〜ｏｎ）式より となり、当然ながら三角波の平均周期Ｔｏ　　Ｎ４１式
）このグリッジを周期〒９の方形波で近値すれば、その
基本波の平均的周波数ｆ９は であり、三角波の平均的周波数ｆ。と等しい。グリッジ
の基本周波数は三角波と同様平均周波数子、を中心とし
て変動する周波数ジッタを持ったものと考えられる。

一方、三角波或いはグリッジを以上のように平均的な周
波数で近似するのではなく、より１値にとらえるならば
、いずれもｑ波毎に繰返す周期波であるから、この周期
波の周期をそれぞれＴ　ｏ　ａ　＋ｔ９８とずれば、 Ｔ　ｏｎ　−Ｌ　、ａ　＝　Ｔ　ｏ　×Ｑ　　　　　（
１３）また、それぞれの基本周波数をｆ。ｌ＋　　ｆｇ
Ｂとすれば、 ｊｏｓ＝１９ａ−ｆｏ　／ｑ　　　　　（１４）と正確
に表わセる。

２　Ｎ　／　ｍが整数の場合には、三角波は各ザイクル
共周期Ｔ。の相似波形であるから、グリッツの周期Ｔ９
は三角波の周期Ｔ。と等しくなり、グリッジの周波数ｆ
９も三角波の周波数ｆ。と等しい。

即し Ｔ９　＝Ｔｏ　　（Ｊ９＝　ｆｏ　）　　　（１５）で
ある。

以上のことから三角波及びグリッジの基本波と高調波は
第９図（Ａ）、（Ｂ）に示すような配列となる。

２　Ｎ　／　ｍが整数でない場合はグリッジの高調波が
小さな間隔で多数存在し、低域濾波器４で合成周波数（
。の２倍以上の周波数を阻止したとしても、なお２ｆ、
以下のグリッジの基本波、ｆ　ｇａ及び多数の高調波が
存在し、合成周波の成分子、、、２Ｊ　ｏａ・・・と分
離するのが難しい。言い換えれば三角波或いはグリッジ
の周波数にシックが存在するため互に分離するのが難し
いとみることもできる。

２　Ｎ　／　ｍが整数の場合は合成周波数にはジッタは
存在せずまた各三角波は全て相似であるから、グリッジ
の基本波の周波数は合成周波数と一致しており、合成周
波数ｆ０の２倍以上の周波数を阻止すれば、グリッジの
高調波も除去され、グリッジの基本波は合成周波に重畳
され、僅かに振幅変化を与えるのみで実用−Ｌ問題にな
ることはない。

周波数合成器は設定数値ｍを変えて、合成周波数を可変
にすることが必要であり、２　Ｎ　／　ｒｎは整数とは
限らず一般には整数で無い場合が多い。従って出力波形
にはグリッジが存在し、波形歪（スプリアス）を生ずる
欠点となる。

この発明の目的は、このようなグリッジに起因する合成
周波の波形歪（スプリアス）を除去しようとするにある
。

「問題点を解決するための手段」 この発明においては従来の周波数合成器の１個ＯＤＡ変
換器の代りに１組の第１．第２０Ａ変換器が設けられる
。デジタル波形発生器の出力は第１、第２ラッチ回路で
ラッチされ、この第１．第２ラッチ回路の出力をそれぞ
れ上記第１．第２１）Ａ変換器に加えてアナログ信号に
変換する。この第１、第２変換器の出力をスイッチ回路
を介して交互に取り出し合成する。

基本クロックに対し一定の位相関係にあり、かつ基本ク
ロック周期の２倍の周期をもち、パルス幅が１基本クロ
ック周期のスイッチ制御信号と、このスイッチ制御信号
に対し、少なくとも上記第１、第２ＤＡ変換器の最大遅
延時間程度以上位相がずれている第１クロックと第１ク
ロックの立上りより基本クロック周期だけ位相がずれた
第２クロックとを発生ずるクロック発生回路を設け、こ
れら第１．第２クロックをそれぞれ第１．第２ラッチ回
路へ加え、これらのクロックの立上りと同期してデジタ
ル波形発生器の出力をラッチさせる。

また上記スイッチ制御信号によりスイッチ回路を制御し
て、第１．第２ＤＡ変換器の出力を第１゜第２ラッチ回
路のラッチ時点とずらして、基本クロックの周期に等し
い時間づつ交互に取り出して互に合成する。

ｒ−実施例」 この発明の実施例を第１図に示すブロック図及び第２図
に示すタイムチャー１−を参照して説明しよう。デジタ
ル波形発生器１より階段状の三角波の各段のデジタル値
Ｄ０．Ｄ、、・・・（第２図（Ｇ））が基本クロック（
第２図（Ａ））の立上りと同期して順次第１．第２ラツ
チ回路１）ａ、ｌｌｂへ与えられる。またデジタル波形
発生器１より基本クロックＣＫｏがクロック発生回路１
２へ与えられ、クロック発生回路１２は、基本クロック
ＣＫ。

の極性を反転した信号ＣＫ、（第２図（Ｂ））を１サイ
クルおきに選択し、途中の１サイクル間は低レベルとし
た第１クロックＣＫ、（第２図（Ｅ））と、上記で選択
しなかった途中のサイクルのめを選択し、その間を低レ
ベルとした第２クロックＣＫ２　（第２図（Ｆ））とを
作成し、これらのクロックをそれぞれ第１．第２ラッチ
回路１）ａ。

１）ｂへ与える。第１　（第２）ラッチ回路１）ａ（ｌ
ｌｂ）は第１　（第２）クロックＣＫ　＋（ＣＫ２）の
立上りに同期して入力に与えられているデジタルデータ
Ｉ）＋　、Ｄ３　、−　（Ｄｏ　、Ｄｚ　、−）を取す
込み、次のクロック迄ラッチすると共に、このデータを
第１　（第２）ＤＡ変換器２ａ　（２ｂ）へ与える。従
って第１　（第２）ラッチ回路の出力は第２図（Ｈ）（
（１））に示すように入力データを１つおきに選択した
データで、入力データよりその立上りは基本クロックの
周期の半分だけ遅れ、その継続時間は２倍に伸長された
ものとなる。第１（第２）ＤＡ変換器２ａ（２ｂ）は人
力データＤｒ　、　　Ｄ３　、　　・・・（ＤＯ、Ｄｇ
　、　・・・）をアナログ値Ａ　（ＤＩ　）　、　Ａ　
（Ｄ３）・・・（Ａ　（ＤＯ）、　Ａ　（Ｄｇ）・・・
）（第２図（Ｊ））に変換してスイッチ回路１３へ与え
る。この階段状波形の各段の変化時点においては既に述
べたグリッジが発生している。

クロック発生回路１２は基本クロックＣＫ、とτＴ０の
時間幅を２倍に伸長したスイッチ制御信号ｃｓ、τＴ（
第２図（Ｃ）、（Ｄ））を作成し、スイッチ回路１３へ
与える。スイッチ回路１３はスイッチ制御信号正Ｔが高
レベルの期間は第１ＤＡ変換器２ａの出力Ａ　（ＤＩ　
）、　Ａ　（Ｄ３　）　、　・・・のみを選択し、また
スイッチ制御信号Ｃ８が高レベルの期間は第２ＤＡ変換
器２ｂの出力Ａ（Ｄｏ）。

Ａ（Ｄｇ）・・・のみを選択し、これら選択したアナロ
グ値を合成し、階段状の三角波のアナログ波形（第２図
（Ｋ））を折線近値回路３へ与える。スイッチ回路１３
はアナログ値Ａ　（Ｄ、）、　Ａ　（ＤＩ）・・・のグ
リッジが発生する各段のステップが変化する時点を除い
て安定している期間のみを選択し、合成したので、合成
出力（第２図（Ｋ））にはグリッジのない階段状の三角
波が得られる。

グリッジのない階段状の三角波は折線近似回路３で階段
状の正弦波に変換され、低域濾波器４へ与えられ、高調
波を除去されて合成周波数ｆ。を持つ正弦波が出力端子
５へ与えられる。

クロック発生回路１２は例えば第３図に示す回路で構成
することができる。Ｄ形フリップフロップ回路で構成し
たＴ形フリップ回路１４のクロック端子Ｔへ基準クロッ
クＣＫ　ｏを与えると、そのＱ及びＱ出力にはそれぞれ
スイッチ制御信号Ｃ８゜Ｃ８が得られる。これらｃｓ、
ｃｓをそれぞれゲート回路１５．１６の一方の入力端子
へ与え、他方の入力端子へ基本クロックＣＫ、の反転信
号ＣＫ　ｏを与えれば、ゲート回路１５．１６の出力に
はそれぞれ第１．第２クロックＣＫ、、ＣＫ２が得られ
る。

スイッチ回路１３は新らたにグリッジを発生しないよう
に切換時間誤差の極めて小さいスイッチが用いられる。

先に述べたようにデジタル波形発生器Ｉの出力のビット
間の時間的バラツキは数ナノ秒程度である。従って、第
１．第２ラッチ回路１）ａ、ｌｌｂに対する各第１．第
２クロックＣＫ、、ＣＫ２によるラッチはデジタル波形
発生器の出力が変動する恐れがある前記数ナノ秒の部分
以外の安定した出力状態で行えばよく、つまり第１クロ
ックＧＫ。

は基本クロックＣＫ、に対し数ナノ秒程度以上位相がず
れていればよく、かつ第２クロックＣＫ２は第１クロッ
クＣＫ、に対し基本クロックＣＫ。

の１周期だけずれていればよい。またスイッチ回路１３
による第１．第２ＤＡ変換器２ａ、　　２ｂの出力の取
出しは、各第１．第２０Ａ変換器２ａ。

２ｂでグリッジが発生している部分を避けた出力が安定
している期間でのみ行えばよいから、スイッチ制御信号
Ｃ８は第１クロックＣＫＩ　に対し例えば２００ナノ秒
程度以上ずれていればよい。

デジタル波形発生器１は前記の構成に限らず、例えば累
算器２０の出力加算値をアドレスとして三角関数を格納
したメモリを読出し、これをデジタル波形発生器１の出
力としてもよい。この場合は、折線近似回路３は省略す
る。また発生波形も正弦波に限らず、例えば三角波とす
る場合は前記実施例で折線近似回路３を省略すればよく
、また鋸歯状波とするには第６図のレジスタ７の出力を
デジタル波形発生器１の出力とし、折線近似回路３ば省
略するなど、種々波形の発生にもこの発明を適用できる
。

「発明の効果」 この発明は、デジタル波形発生器の出力を２個のラッチ
回路で交互にラッチし、それぞれ別個のＤＡ変換器でア
ナログ信号に変換し、このアナログ信号のグリッジが発
生している部分を除いて、それぞれのアナログ信号を交
互に選択し合成したので、合成周波数を持つ出力信号に
はグリッジに起因する波形歪（スプリアス）が生じない
。従って従来の周波数合成器の性能を著しく向上するこ
とができる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
第１図の実施例のタイムチャート、第２図は第１図の実
施例のブロック発生回路の一例を示す回路図、第４図は
従来の周波数合成器を示すブロック図、第５図は第４図
の回路の内部における電圧波形を示す図、第６図はデジ
タル波形発生器の一例を示すブロック図、第７図は第６
図のデジタル波形発生器の波形図、第８図はＤＡ変換器
の応答波形を示す図、第９図は第４図に示した従来回路
のＤＡ変換器の出力信号及びグリ・ノジそれぞれの基本
波とその高調波の配置を示す図である。 １：デジタル波形発生器、２．　２　ａ、　　２　ｂ　
：ＤＡ変換器、３：折線近似回路、４：低減濾波器、６
：加算器、７：レジスタ、８：基準発振器、９：補数回
路、１０：フリソプフロツブ回路、ｌｌａ。 １）ｂ＝ラッチ回路、１２：クロ・ツク発生回路、１３
：スイッチ回路、１４：Ｔ形フリップフロ・ノブ回路、
２０：累算器。 特許出願人　　東亜電波工業株式会社 代　　理　　人　　　　草　　　　野　　　　　　　　
　卓糎収拐引！！！０１）’ オ　９回 （Ａ）２ｘ／ｍ力＼゛整叡て°ない士」合（Ｂ）２代１
ｍ　　力＼パ整叡の場４ト○　　　　　　ｆＯ３１０つ
Ｔｏ　　　　　　１句５３−を匙手続補正書（方式） ％式％ １事件の表示　　特願昭６０−１３１３５５２、発明の
名称　周波数合成器 ３、補正をする者 事件との関係　　特許出願人 東亜電波工業株式会社 ４代　理　人　　東京都新宿区新宿４−２−２１　　相
極ビル５、補正命令の日付　　昭和６０年９月２４日６
、補正の対象　　図面の簡単な説明の欄７、補正の内容 （１）明細書２０頁１７〜１８行「第２図は・・・・・
・発生回路の一例を」を１第２図は第１図の実施例のタ
イムチャート、第３図は第１図の実施例のクロック発生
回路の一例を」と訂正する。 以上 手続補正書（自発） 昭和６０年１２月１３日 ］、事件の表示　　特願昭６０−１３１３５５２、発明
の名称　周波数合成器 ３、補正をする者 事件との関係　　特許出願人 東亜電波工業株式会社 ５、補正の対象　　発明の詳細な説明の欄及び図面６補
正の内容 （１）　　明細書３頁１３〜１４行「（以下設定数値信
号）」を［（以下設定数値信号と言つ）］と訂正する。 （２）同書８頁３〜４行「アナログ出力変化」を「アナ
ログ出力が変化」と訂正する。 （３）同書９頁１９〜２０行及び１０頁１行「変化時点
で・・・・・・数値で示しである。」を下記のとおり訂
正する。 ［変化時点で発生する。この例ではＭＳＢは２進数の第
７ビツト（従ってＭ＝６４）である。 第７図（Ｂ）にはＭＳＢがテータ変化する時点を６３゜
６６、或いは６５．６２の様ｆ数値で示しである。」 ｔ７−・・・（８）」を下記のとおり訂正する。 （５）同書１）頁１行［ｔ２−ｍ　　×丘−６６×π−
ｊ５−１８−・・・　（９）」を下記のとおり訂正する
。 （６）同書１５頁１９行［信号ＣＫＯＪを「信号角６」
と訂正する。 （７）同書１８頁５行［Ｔ形フリップ回路１４」を「Ｔ
形フリップフロップ回路１４」と訂正する。 （８）同書１９頁１）〜１２行［スイッチ制御信号Ｃ８
Ｊを「スイッチ制御信号て１」と訂正する。 （９）第１図及び第７図を添付図に訂正する。 以上

Claims (1)

【特許請求の範囲】
1. （１）合成すべき周波数と対応したデジタル値を設定し
   、その設定値を基本クロック毎に累算器で累加算し、上
   記合成すべき周波数を持つ周期波を発生するデジタル波
   形発生器の出力をＤＡ変換器でアナログ信号に変換して
   アナログ信号を出力する周波数合成器において、 上記ＤＡ変換器として第１、第２ＤＡ変換器が設けられ
   、 上記基本クロックに対し一定の位相関係にあり、かつ基
   本クロック周期の２倍の周期をもち、パルス幅が１基本
   クロック周期のスイッチ制御信号と、このスイッチ制御
   信号に対し少くとも上記第１、第２ＤＡ変換器の最大遅
   延時間程度以上位相がずれている第１クロックと、この
   第１クロックの立上りより基本クロック周期だけ位相が
   ずれた第２クロックとを発生するクロック発生回路と、
   その第１、第２クロックで上記デジタル波形発生器の出
   力がそれぞれラッチされ、これらラッチ出力をそれぞれ
   上記第１、第２ＤＡ変換器へ供給する第１、第２ラッチ
   回路と、 上記スイッチ制御信号で制御され、上記第１、第２ＤＡ
   変換器の出力を上記第１、第２ラッチ回路のラッチ時点
   とずらして、上記基本クロック周期づつ交互に取出し互
   に合成して、上記合成すべき周波数をもつアナログ信号
   として出力するスイッチ回路とを設けたことを特徴とす
   る周波数合成器。