JPS61278213A - デジタルレベル変換回路 - Google Patents
デジタルレベル変換回路Info
- Publication number
- JPS61278213A JPS61278213A JP60120160A JP12016085A JPS61278213A JP S61278213 A JPS61278213 A JP S61278213A JP 60120160 A JP60120160 A JP 60120160A JP 12016085 A JP12016085 A JP 12016085A JP S61278213 A JPS61278213 A JP S61278213A
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- JP
- Japan
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- multiplier
- output
- input
- level conversion
- rounding
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデジタルレベル変換回路に関する。
最近、テレビジョン信号を、デジタル信号に変換し、各
種デジタル信号処理を行う場合が多い。
種デジタル信号処理を行う場合が多い。
テレビジョン映像信号は通常８ビツトのＰＣＭ信号に変
換するが、場合によってはビット長を減じる場合がある
。
換するが、場合によってはビット長を減じる場合がある
。
例えば特殊効果の１つの例として「ボスタリゼーション
」があるが、これは故意にビット長を８→７→６→５の
ように減じてゆくものである。ビット長を減じると２表
現しうる映像の階調数が少くなるので、写真のようにリ
アルな映像から油絵のような感じの絵に変化させること
ができる。この場合、さらにビット長を減じてゆくと最
後には１ビツト長になるが、この時には２値の階調の絵
となり、白と黒のみにより構成された絵になる。
」があるが、これは故意にビット長を８→７→６→５の
ように減じてゆくものである。ビット長を減じると２表
現しうる映像の階調数が少くなるので、写真のようにリ
アルな映像から油絵のような感じの絵に変化させること
ができる。この場合、さらにビット長を減じてゆくと最
後には１ビツト長になるが、この時には２値の階調の絵
となり、白と黒のみにより構成された絵になる。
ここで、８ビツト長の場合、２レベルの階調であり、７
ビツトの場合２となる。すなわち、ビット長が１減ると
表わしうる階調は半分になる。ビット長を８→ｌに順次
減らしてゆき、対応する映像を観察するとビット長が変
化する毎に絵が粗くなってゆくが、１ビツト減る毎に階
調数が半分になるので、変化がかなり急激である。特に
ビット長が４．３，２．ＩのＸうに小さくなった時、よ
り一そう急激にみえる。
ビツトの場合２となる。すなわち、ビット長が１減ると
表わしうる階調は半分になる。ビット長を８→ｌに順次
減らしてゆき、対応する映像を観察するとビット長が変
化する毎に絵が粗くなってゆくが、１ビツト減る毎に階
調数が半分になるので、変化がかなり急激である。特に
ビット長が４．３，２．ＩのＸうに小さくなった時、よ
り一そう急激にみえる。
本発明の目的は２階調数をなめらかに変化させ得るデソ
タルレベル変換回路を提供することにある。
タルレベル変換回路を提供することにある。
本発明によれば、入力デソタル信号を、制御端（第１図
の４）に与えられる数値Ｎ（ただしＮ２２）によってレ
ベル変換するデソタルレベル変換回路において、前記入
力デジタル信号と前記数値の逆数との積を演算する第１
の演算手段（第１図の１）と、該第１の演算手段の演算
結果の小数第１位を四捨五入する四捨五入手段（第１図
の２）と、該四捨五入手段の出力信号と前記数値との種
を演算して出力する第２の演算手段（第１図の３）とを
有することを特徴とするデノタルレベル変換回路が得ら
れる。ここで、前記数値は階調数をコントロールするた
めの量である。
の４）に与えられる数値Ｎ（ただしＮ２２）によってレ
ベル変換するデソタルレベル変換回路において、前記入
力デジタル信号と前記数値の逆数との積を演算する第１
の演算手段（第１図の１）と、該第１の演算手段の演算
結果の小数第１位を四捨五入する四捨五入手段（第１図
の２）と、該四捨五入手段の出力信号と前記数値との種
を演算して出力する第２の演算手段（第１図の３）とを
有することを特徴とするデノタルレベル変換回路が得ら
れる。ここで、前記数値は階調数をコントロールするた
めの量である。
〔発明の効果〕
本発明のデヅタルレベル変換回路を用いれば。
写真のようにリアルな絵から徐々に階調が変化し。
最終的には２値画像までを得ることができる。
次に本発明の実施例について図面を参照して説明する。
第１図を参照すると１本発明の一実施例によるデヅタル
レベル変換回路では、第１乗算器ｌの入力端子に処理し
ようとするデソタル信号Ａが入力され、制御端４に数値
Ｎが与えられる。ここで。
レベル変換回路では、第１乗算器ｌの入力端子に処理し
ようとするデソタル信号Ａが入力され、制御端４に数値
Ｎが与えられる。ここで。
Ｎｉ１Ｎ≧１なる範囲の数である。第１乗算器ｌの他の
入力端子には、数値Ｎの逆数１／Ｎを求める逆数演算器
５から１７Ｎが入力される。第１乗算器１の出力は四捨
五入器２に与えられ、小数第１位が四捨五入される。四
捨五入器２の出力は第２乗算器３の入力に与えられ第２
乗算器３の他の入力には数値のＮが与えられ、第２乗算
器３の出力端に出力Ｂが得られる。ここ、で、 Ｎ（及
び１／Ｎ）は階調数をコントロールするための量である
。
入力端子には、数値Ｎの逆数１／Ｎを求める逆数演算器
５から１７Ｎが入力される。第１乗算器１の出力は四捨
五入器２に与えられ、小数第１位が四捨五入される。四
捨五入器２の出力は第２乗算器３の入力に与えられ第２
乗算器３の他の入力には数値のＮが与えられ、第２乗算
器３の出力端に出力Ｂが得られる。ここ、で、 Ｎ（及
び１／Ｎ）は階調数をコントロールするための量である
。
第１図において入力デジタル信号Ａが２例えば０〜１０
０の範囲の値をとるものとする。まずＮ＝１の場合につ
いて説明する。この場合、第１乗算器ｌ、四捨五入器２
．第２乗算器３はすべて、入力及び出力が同じ値になる
ので、入力Ａと出力Ｂは等しく、グラフで表わせば第２
図のようになる。
０の範囲の値をとるものとする。まずＮ＝１の場合につ
いて説明する。この場合、第１乗算器ｌ、四捨五入器２
．第２乗算器３はすべて、入力及び出力が同じ値になる
ので、入力Ａと出力Ｂは等しく、グラフで表わせば第２
図のようになる。
すなわち階調としては１００である。
次にＮ＝２０の場合について説明する。この時１／Ｎ＝
１／２０ ＝ ０１０５なので第１乗算器ｌの出力は第
３図のようになる。第１乗算器１の出力は、四捨五入器
２にはいり小数第１位が四捨五入されるので、四捨五入
器２の出力は第４図のようになる。四捨五入器２の出力
は２次の第２乗算器３でＮ２２０倍されるので、デノタ
ルレベル変換回路全体の入出力特性は第５図のようにな
る。すなわち入力ＡがＯ〜１００の範囲で連続に変化し
ても、出力ＢばＯ〜１００の範囲を２０毎に取ることに
なり５つのレベルに離散化される。
１／２０ ＝ ０１０５なので第１乗算器ｌの出力は第
３図のようになる。第１乗算器１の出力は、四捨五入器
２にはいり小数第１位が四捨五入されるので、四捨五入
器２の出力は第４図のようになる。四捨五入器２の出力
は２次の第２乗算器３でＮ２２０倍されるので、デノタ
ルレベル変換回路全体の入出力特性は第５図のようにな
る。すなわち入力ＡがＯ〜１００の範囲で連続に変化し
ても、出力ＢばＯ〜１００の範囲を２０毎に取ることに
なり５つのレベルに離散化される。
同様にしてＮ＝２５の場合について説明すると、第６図
のようになる。すなわち、出力Ｂは０〜１００の範囲を
２５毎の離散化値をとり４つのレベルを取りうる・ 一般的にはＮ毎の離散値をとることになシ、取りうるレ
ベルの数としては、（入力値の取り得る数／Ｎ）個にな
る。従ってＮを変化させれば、取りうるレベルの数は自
由に設定することができる。
のようになる。すなわち、出力Ｂは０〜１００の範囲を
２５毎の離散化値をとり４つのレベルを取りうる・ 一般的にはＮ毎の離散値をとることになシ、取りうるレ
ベルの数としては、（入力値の取り得る数／Ｎ）個にな
る。従ってＮを変化させれば、取りうるレベルの数は自
由に設定することができる。
すなわち階調を連続的に変化させうるので、従来の方法
のように階調が急激に変化してしまう欠点を取除くこと
ができる。
のように階調が急激に変化してしまう欠点を取除くこと
ができる。
なお第１乗算器に、１／Ｎを供給するにあだシ１／Ｎを
計算する方法であるが、Ｎを定めればｌハはＣＰＵ等を
用いて容易に計算しうるものである。
計算する方法であるが、Ｎを定めればｌハはＣＰＵ等を
用いて容易に計算しうるものである。
又、上記実施例では第１乗算器ｌに１／Ｎを供給するも
のとして説明したが、入力ＡをＮで除算する除算器を第
１乗算器１の代りに用いてもよい。
のとして説明したが、入力ＡをＮで除算する除算器を第
１乗算器１の代りに用いてもよい。
以上述べた本発明のデヅタルレベル変換回路を用いるこ
とにより、デソタル信号の取りうるレペ
とにより、デソタル信号の取りうるレペ
第１図は本発明の一実施例によるデジタルレベル変換回
路のブロック図、第２図ばＮ＝１の場合の第１図の回路
の入出力特性を示す図、第３図はＮ＝２０の場合の第１
図の回路における入力Ａと第１乗算器ｌの出力の関係を
示す図、第４図ばＮ＝２０の場合の第１図の回路におけ
る四捨五入器２の出力の関係を示す図、第５図ｌｌ１Ｎ
＝２０の場合の第１図の回路の入出力特性を示す図、第
６図はＮ＝２５の場合の第１図の回路の入出力特性を示
す図である。 ｌ・・・第１乗算器、２・・・四捨五入器、３・・・第
２乗算器、４・・・制御端、５・・・逆数演算器。 第１図 第２図 入力Ａ−−− 第３図
路のブロック図、第２図ばＮ＝１の場合の第１図の回路
の入出力特性を示す図、第３図はＮ＝２０の場合の第１
図の回路における入力Ａと第１乗算器ｌの出力の関係を
示す図、第４図ばＮ＝２０の場合の第１図の回路におけ
る四捨五入器２の出力の関係を示す図、第５図ｌｌ１Ｎ
＝２０の場合の第１図の回路の入出力特性を示す図、第
６図はＮ＝２５の場合の第１図の回路の入出力特性を示
す図である。 ｌ・・・第１乗算器、２・・・四捨五入器、３・・・第
２乗算器、４・・・制御端、５・・・逆数演算器。 第１図 第２図 入力Ａ−−− 第３図
Claims (1)
- １、入力デジタル信号を、制御端に与えられる数値Ｎ（
ただしＮ≧１）によってレベル変換するデジタルレベル
変換回路において、前記入力デジタル信号と前記数値の
逆数との積を演算する第１の演算手段と、該第１の演算
手段の演算結果の小数第１位を四捨五入する四捨五入手
段と、該四捨五入手段の出力信号と前記数値との積を演
算して出力する第２の演算手段とを有することを特徴と
するデジタルレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120160A JPS61278213A (ja) | 1985-06-03 | 1985-06-03 | デジタルレベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120160A JPS61278213A (ja) | 1985-06-03 | 1985-06-03 | デジタルレベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61278213A true JPS61278213A (ja) | 1986-12-09 |
Family
ID=14779437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60120160A Pending JPS61278213A (ja) | 1985-06-03 | 1985-06-03 | デジタルレベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61278213A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995013660A1 (fr) * | 1993-11-09 | 1995-05-18 | Sony Corporation | Appareil de quantification, procede de quantification, codeur a haute efficacite, procede de codage a haute efficacite, decodeur, supports d'enregistrement et de codage a haute efficacite |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108757A (en) * | 1977-03-04 | 1978-09-21 | Matsushita Electric Ind Co Ltd | Coding method |
| JPS5947837A (ja) * | 1982-09-10 | 1984-03-17 | Hitachi Ltd | デジタル信号処理装置 |
-
1985
- 1985-06-03 JP JP60120160A patent/JPS61278213A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53108757A (en) * | 1977-03-04 | 1978-09-21 | Matsushita Electric Ind Co Ltd | Coding method |
| JPS5947837A (ja) * | 1982-09-10 | 1984-03-17 | Hitachi Ltd | デジタル信号処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995013660A1 (fr) * | 1993-11-09 | 1995-05-18 | Sony Corporation | Appareil de quantification, procede de quantification, codeur a haute efficacite, procede de codage a haute efficacite, decodeur, supports d'enregistrement et de codage a haute efficacite |
| US5774844A (en) * | 1993-11-09 | 1998-06-30 | Sony Corporation | Methods and apparatus for quantizing, encoding and decoding and recording media therefor |
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