JPS61269518A - スイツチング回路 - Google Patents
スイツチング回路Info
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- JPS61269518A JPS61269518A JP60110317A JP11031785A JPS61269518A JP S61269518 A JPS61269518 A JP S61269518A JP 60110317 A JP60110317 A JP 60110317A JP 11031785 A JP11031785 A JP 11031785A JP S61269518 A JPS61269518 A JP S61269518A
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- Japan
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- power
- field effect
- effect transistor
- drain
- circuit
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、パワースイッチング技術さらにはパワーＭ
ＯＳ電界効果トランジスタを用いた高電圧のパワースイ
ッチング回路に適用して特に有効な技術に関するもので
、例えばスイッチング・レギュレータのようにインピー
ダンスが大きく変動する負荷の駆動回路に利用して有効
な技術に関するものである。
ＯＳ電界効果トランジスタを用いた高電圧のパワースイ
ッチング回路に適用して特に有効な技術に関するもので
、例えばスイッチング・レギュレータのようにインピー
ダンスが大きく変動する負荷の駆動回路に利用して有効
な技術に関するものである。
一般に、パワーＭＯＳ電界効果トランジスタは、バイポ
ーラ・トランジスタのようなキャリア蓄積効果がないた
め、スイッチング速度が速いという特長をもっている。
ーラ・トランジスタのようなキャリア蓄積効果がないた
め、スイッチング速度が速いという特長をもっている。
また、バイポーラ・トランジスタでは、２次降伏現象に
よって接合破壊が起きる恐れがあるため、実際の動作電
圧は、その最大定格電圧に対して十分な余裕を見込まな
ければならない。他方、ＭＯ８電界効果トランジスタで
は、その２次降伏現象がないので、実際の動作電圧は、
その最大定格電圧ギリギリのところまで許容することが
できる。
よって接合破壊が起きる恐れがあるため、実際の動作電
圧は、その最大定格電圧に対して十分な余裕を見込まな
ければならない。他方、ＭＯ８電界効果トランジスタで
は、その２次降伏現象がないので、実際の動作電圧は、
その最大定格電圧ギリギリのところまで許容することが
できる。
以上のような理由によ゛す、パワーＭＯＳ電界効果トラ
ンジスタは、特に高電圧で動作する高速スイッチング回
路に適している。なお、ここで言うスイッチング回路に
は、例えば増幅回路なども含まれる。このパワーＭＯＳ
電界効果トランジスタによるスイッチング回路の適用例
については、例えば、ＣＱ出版社刊行「トランジスタ技
術」１９８１年７月号、３１４〜３２４頁（パワーＭＯ
８ＦＥＴを使ったＳＷレギュレータ）などに比較的詳し
く記載されている。
ンジスタは、特に高電圧で動作する高速スイッチング回
路に適している。なお、ここで言うスイッチング回路に
は、例えば増幅回路なども含まれる。このパワーＭＯＳ
電界効果トランジスタによるスイッチング回路の適用例
については、例えば、ＣＱ出版社刊行「トランジスタ技
術」１９８１年７月号、３１４〜３２４頁（パワーＭＯ
８ＦＥＴを使ったＳＷレギュレータ）などに比較的詳し
く記載されている。
第４図はパワーＭＯＳ電界効果トランジスタＱ３を用い
たスイッチング回路の一例を示す。
たスイッチング回路の一例を示す。
同図に示すスイッチング回路２は一種のソース接地型の
増幅回路をなし、高耐圧のパワーＭＯＳ電界効果トラン
ジスタＱ３を用いて構成されている。パワーＭＯＳ電界
効果トランジスタＱ３は、そのソースが接地されるとと
もに、そのドレインが負荷Ｒｘを直列に介して高電圧電
源＋Ｖｄｄに接続されている。そして、そのゲートに入
力バッファ回路１および並列入力抵抗Ｒｉを紅て与えら
れる入力信号電圧Ｖｉｎによって、オン・オフ（ＯＮｌ
ｏ Ｆ Ｆ）駆動されるようになっている。このとき、
そのドレインには、入力信号電圧Ｖｉｎに対して逆相で
変化する電圧ＶＤが現れる。
増幅回路をなし、高耐圧のパワーＭＯＳ電界効果トラン
ジスタＱ３を用いて構成されている。パワーＭＯＳ電界
効果トランジスタＱ３は、そのソースが接地されるとと
もに、そのドレインが負荷Ｒｘを直列に介して高電圧電
源＋Ｖｄｄに接続されている。そして、そのゲートに入
力バッファ回路１および並列入力抵抗Ｒｉを紅て与えら
れる入力信号電圧Ｖｉｎによって、オン・オフ（ＯＮｌ
ｏ Ｆ Ｆ）駆動されるようになっている。このとき、
そのドレインには、入力信号電圧Ｖｉｎに対して逆相で
変化する電圧ＶＤが現れる。
入力バッファ回路１は、相補（コンプリメンタリ）接続
されたｎｐｎバイポーラ・トランジスタＱｌとｐ Ｈｐ
／（イボーラ・トランジスタＱ２によって構成されて
いる。この人力バッファ回路１は比較的低電圧の電源＋
Ｖｃｃで動作させられる。
されたｎｐｎバイポーラ・トランジスタＱｌとｐ Ｈｐ
／（イボーラ・トランジスタＱ２によって構成されて
いる。この人力バッファ回路１は比較的低電圧の電源＋
Ｖｃｃで動作させられる。
ところで、この種のパワーＭＯＳ電界効果トランジスタ
Ｑ３には、第５図にその等何回路を示すように、そのゲ
ートＧ、ドレインＤ、およびソースＳの周りに、抵抗Ｒ
ｇ、Ｒｏｎ、容量Ｃｇｄ ＊ Ｃｇ ５ｔＣｏｓｓ 、
ダイオードＤｄｓなどが寄生している。この中で、Ｒｏ
ｎは、ドレインｄに直列に寄生する抵抗であって、いわ
ゆるオン（ＯＮ）抵抗と呼ばれている。また、Ｃｏ５５
は、ドレインＤとソースＳ間に並列に寄生する容量であ
って、ＭＯ８電界効果トランジスタＱ３がオフ（ＯＦＦ
）状態のときに現れる。
Ｑ３には、第５図にその等何回路を示すように、そのゲ
ートＧ、ドレインＤ、およびソースＳの周りに、抵抗Ｒ
ｇ、Ｒｏｎ、容量Ｃｇｄ ＊ Ｃｇ ５ｔＣｏｓｓ 、
ダイオードＤｄｓなどが寄生している。この中で、Ｒｏ
ｎは、ドレインｄに直列に寄生する抵抗であって、いわ
ゆるオン（ＯＮ）抵抗と呼ばれている。また、Ｃｏ５５
は、ドレインＤとソースＳ間に並列に寄生する容量であ
って、ＭＯ８電界効果トランジスタＱ３がオフ（ＯＦＦ
）状態のときに現れる。
ここで、第４図の回路において、上記パワーＭＯＳ電界
効果トランジスタＱ３がオン（ＯＮ）からオフ（ＯＦＦ
）に切り換わる際には、電源＋Ｖｄｄから負荷Ｒｘを直
列に介して上記寄生容量Ｃｏ５５に充電が行われる（図
中の点線矢印）。そして、その寄生容量Ｃｏ５５の充電
が完了するまでの間、上記ＭＯ８電界効果トランジスタ
Ｑ３は見掛は上のオン（ＯＮ）状態を呈する。
効果トランジスタＱ３がオン（ＯＮ）からオフ（ＯＦＦ
）に切り換わる際には、電源＋Ｖｄｄから負荷Ｒｘを直
列に介して上記寄生容量Ｃｏ５５に充電が行われる（図
中の点線矢印）。そして、その寄生容量Ｃｏ５５の充電
が完了するまでの間、上記ＭＯ８電界効果トランジスタ
Ｑ３は見掛は上のオン（ＯＮ）状態を呈する。
このため、上記負荷Ｒｘのインピーダンスが高インピー
ダンスに変動する性格のものであったりすると、その負
荷Ｒｘのインピーダンスが高くなったときに、つまり上
記パワーＭＯＳ電界効果トランジスタＱ３の負荷が軽く
なったときに、上記並列寄生容量Ｃｏ５５への充電時間
が非常に長くかかるようになる。これにより、第３図に
示すように、上記パワーＭＯＳ電界効果トランジスタＱ
３の見掛は上のターンオフ時間が長くなって、実質的に
スイッチング速度が低下する。これに伴って、そのパワ
ーＭＯＳ電界効果トランジスタＱ３における電力損失が
大きくなる、という問題のあることが本発明者によって
明らか圧された。
ダンスに変動する性格のものであったりすると、その負
荷Ｒｘのインピーダンスが高くなったときに、つまり上
記パワーＭＯＳ電界効果トランジスタＱ３の負荷が軽く
なったときに、上記並列寄生容量Ｃｏ５５への充電時間
が非常に長くかかるようになる。これにより、第３図に
示すように、上記パワーＭＯＳ電界効果トランジスタＱ
３の見掛は上のターンオフ時間が長くなって、実質的に
スイッチング速度が低下する。これに伴って、そのパワ
ーＭＯＳ電界効果トランジスタＱ３における電力損失が
大きくなる、という問題のあることが本発明者によって
明らか圧された。
第３図は上記負荷Ｒｘのインピーダンスと上記パワーＭ
ＯＳ電界効果トランジスタＱ３の見掛は上のターンオフ
時間との関係を示す。同図に示すように、上記パワーＭ
ＯＳ電界効果トランジスタＱ３の見掛は上のターンオフ
時間すなわちオン（ＯＮ）からオフ（ＯＦＦ）への実質
的な切り換えに要するスイッチング速度は、上記負荷Ｒ
ｘのインピーダンスに大きく依存してしまう。
ＯＳ電界効果トランジスタＱ３の見掛は上のターンオフ
時間との関係を示す。同図に示すように、上記パワーＭ
ＯＳ電界効果トランジスタＱ３の見掛は上のターンオフ
時間すなわちオン（ＯＮ）からオフ（ＯＦＦ）への実質
的な切り換えに要するスイッチング速度は、上記負荷Ｒ
ｘのインピーダンスに大きく依存してしまう。
この発明の目的は、軽負荷状態においても、パワーＭＯ
Ｓ電界効果トランジスタのターンオフ動作を高速に保つ
ことができ、これに伴ってそのパワーＭＯＳ電界効果ト
ランジスタにおける電力損失の増加も抑えることができ
るパワースイッチング技術を提供することにある。
Ｓ電界効果トランジスタのターンオフ動作を高速に保つ
ことができ、これに伴ってそのパワーＭＯＳ電界効果ト
ランジスタにおける電力損失の増加も抑えることができ
るパワースイッチング技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
忙説明すれば、下記のとおりである。
忙説明すれば、下記のとおりである。
すなわち、パワーＭＯＳ電界効果トランジスタがターン
オフされるときに瞬時的に動作して、そのパワーＭＯＳ
電界効果トランジスタのドレインとソース間の並列寄生
容量に充電電流を供給する電流供給回路を設けることに
より、軽負荷状態においても、そのパワーＭＯＳ電界効
果トランジスタのターンオフ動作を高速に保つことがで
き、これに伴ってそのパワーＭＯＳ電界効果トランジス
タにおける電力損失の増加も抑えることができるように
する、という目的を達成するものである。
オフされるときに瞬時的に動作して、そのパワーＭＯＳ
電界効果トランジスタのドレインとソース間の並列寄生
容量に充電電流を供給する電流供給回路を設けることに
より、軽負荷状態においても、そのパワーＭＯＳ電界効
果トランジスタのターンオフ動作を高速に保つことがで
き、これに伴ってそのパワーＭＯＳ電界効果トランジス
タにおける電力損失の増加も抑えることができるように
する、という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明によるパワースイッチング回路の一実
施例を示す。
施例を示す。
先ず、同図に示すパワースイッチング回路２は一種のソ
ース接地型の増幅回路をなし、高耐圧のパワーＭＯＳ電
界効果トランジスタＱ３を用（・て構成されている。パ
ワーＭＯＳ電界効果トランジスタＱ３は、そのソースが
接地されるとともに、そのドレインが負荷Ｒｘを直列に
介して高電圧の主電源＋Ｖｄｄ １に接続されている。
ース接地型の増幅回路をなし、高耐圧のパワーＭＯＳ電
界効果トランジスタＱ３を用（・て構成されている。パ
ワーＭＯＳ電界効果トランジスタＱ３は、そのソースが
接地されるとともに、そのドレインが負荷Ｒｘを直列に
介して高電圧の主電源＋Ｖｄｄ １に接続されている。
そして、そのゲートに入力バッファ回路１および並列入
力抵抗Ｒ１を経【与えられる入力信号電圧Ｗｉｎによっ
てオン・オフ（ＯＮｌｏＦＦ）駆動されるようになって
いる。このとき、そのドレインには、入力信号電圧ｖｉ
ｎに対して逆相で変化する電圧ＶＤが現れる。
力抵抗Ｒ１を経【与えられる入力信号電圧Ｗｉｎによっ
てオン・オフ（ＯＮｌｏＦＦ）駆動されるようになって
いる。このとき、そのドレインには、入力信号電圧ｖｉ
ｎに対して逆相で変化する電圧ＶＤが現れる。
入力バッファ回路１は、相補（コンプリメンタリ）接続
されたｎｐｎバイポーラ・トランジスタＱ１とｐｎｐバ
イポーラ・トランジスタＱ２によって構成されている。
されたｎｐｎバイポーラ・トランジスタＱ１とｐｎｐバ
イポーラ・トランジスタＱ２によって構成されている。
この人力バッファ回路１は比較的低電圧の電源＋ＶＣＣ
で動作させられる。
で動作させられる。
さらに、上述した構成に加えて、上記ノ（ワーＭＯ８電
界効果トランジスタＱ３がターンオフさせられるときに
瞬時的に動作して、そのパワーＭＯ８電界効果Ｑ３）ラ
ンジスタのドレインとソース間の並列寄生容量Ｃｏａｓ
に充電電流（図中の点線矢印）を供給する電流供給回路
３が設けられている。
界効果トランジスタＱ３がターンオフさせられるときに
瞬時的に動作して、そのパワーＭＯ８電界効果Ｑ３）ラ
ンジスタのドレインとソース間の並列寄生容量Ｃｏａｓ
に充電電流（図中の点線矢印）を供給する電流供給回路
３が設けられている。
この電流供給回路３は、上記パワーＭＯＳ電界効果トラ
ンジスタＱ３のドレインと比較的低電圧の補助電源子Ｖ
ｄｄ ２との間に接続されたスイッチング素子Ｑ４と、
そのパワーＭＯＳ電界効果トランジスタＱ３をターンオ
フさせるときのゲート入力電圧の変化を検出する過渡状
態検出手段４とからなる。そして、その過渡状態検出手
段４の検出出力でもって上記スイッチング素子Ｑ４を瞬
時的にオン（ＯＮ）駆動させるように構成されている。
ンジスタＱ３のドレインと比較的低電圧の補助電源子Ｖ
ｄｄ ２との間に接続されたスイッチング素子Ｑ４と、
そのパワーＭＯＳ電界効果トランジスタＱ３をターンオ
フさせるときのゲート入力電圧の変化を検出する過渡状
態検出手段４とからなる。そして、その過渡状態検出手
段４の検出出力でもって上記スイッチング素子Ｑ４を瞬
時的にオン（ＯＮ）駆動させるように構成されている。
上記スイッチング素子Ｑ４としてはｎチャンネＡ／ＭＯ
８電界効果トランジスタが使用されている。
８電界効果トランジスタが使用されている。
このスイッチング素子Ｑ４と上記補助電源＋Ｖｄｄ２の
間には、スパイク電流制限のための抵抗Ｒ１が直列に挿
入されている。また、上記過渡状態検出手段４としては
パルストランスＦＴが使用されている。
間には、スパイク電流制限のための抵抗Ｒ１が直列に挿
入されている。また、上記過渡状態検出手段４としては
パルストランスＦＴが使用されている。
上記パルストランスＰＴは、その−次巻線Ｌ１と二次巻
線Ｔ、 ２とが互いに絶縁されている。その−次巻線Ｌ
１は、直流カット用コンデンサＣ１を介して、上記パワ
ーＭＯＳ電界効果トランジスタＱ３のゲート入力側に接
続されている。また、その二次巻線Ｌ２は、上記スイッ
チング素子Ｑ４をなすＭＯ８電界効果トランジスタのゲ
ート・ソース間に接続されている。さらに、その二次巻
線Ｌ２にはダンパー用のダイオードＤ１が並列に接続さ
れている。
線Ｔ、 ２とが互いに絶縁されている。その−次巻線Ｌ
１は、直流カット用コンデンサＣ１を介して、上記パワ
ーＭＯＳ電界効果トランジスタＱ３のゲート入力側に接
続されている。また、その二次巻線Ｌ２は、上記スイッ
チング素子Ｑ４をなすＭＯ８電界効果トランジスタのゲ
ート・ソース間に接続されている。さらに、その二次巻
線Ｌ２にはダンパー用のダイオードＤ１が並列に接続さ
れている。
第２図は上述したパワースイッチング回路２の動作例を
タイミングチャートによつ１示す。同図に示すように、
入力信号電圧ＶｉｎがＨ（高レベル）からＬ（低レベル
）Ｋ立ち下がると、これに伴って上記スイッチング素子
Ｑ４が瞬時的にオン（ＯＮ）駆動される。そして、この
オン（ＯＮ）駆動されたスイッチング素子Ｑ４によって
上記パワーＭＯｓ を界効果トランジスタＱ３のドレイ
ン・ソース間の寄生容量Ｃｏａｔが瞬時に充電（チャー
ジアツプ）される。これにより、上記パワーＭＯＳ電界
効果トランジスタＱ３は、その負荷Ｒｘの軽重に拘わり
なく、ただちにオン（ＯＮ）からオフ（ＯＦＦ）の状態
に移行することができる。これと同時に、そのパワーＭ
ＯＳ電界効果トランジスタＱ３のドレイン電圧ＶＤも、
上記負荷Ｒｘの軽重に拘わりなく、速やかに立ち上がる
ことができる。
タイミングチャートによつ１示す。同図に示すように、
入力信号電圧ＶｉｎがＨ（高レベル）からＬ（低レベル
）Ｋ立ち下がると、これに伴って上記スイッチング素子
Ｑ４が瞬時的にオン（ＯＮ）駆動される。そして、この
オン（ＯＮ）駆動されたスイッチング素子Ｑ４によって
上記パワーＭＯｓ を界効果トランジスタＱ３のドレイ
ン・ソース間の寄生容量Ｃｏａｔが瞬時に充電（チャー
ジアツプ）される。これにより、上記パワーＭＯＳ電界
効果トランジスタＱ３は、その負荷Ｒｘの軽重に拘わり
なく、ただちにオン（ＯＮ）からオフ（ＯＦＦ）の状態
に移行することができる。これと同時に、そのパワーＭ
ＯＳ電界効果トランジスタＱ３のドレイン電圧ＶＤも、
上記負荷Ｒｘの軽重に拘わりなく、速やかに立ち上がる
ことができる。
以上のようにして、軽負荷状態においても、上記パ’７
−ＭＯ８電界効果トランジスタＱ３の実質的なターンオ
フ動作を高速に保つことができ、これに伴ってそのパワ
ーＭＯＳ電界効果トランジスタＱ３における電力損失の
増加も抑えることができるようになる。これにより、高
速かつ高効率のパワースイッチング回路が得られるよう
になる。
−ＭＯ８電界効果トランジスタＱ３の実質的なターンオ
フ動作を高速に保つことができ、これに伴ってそのパワ
ーＭＯＳ電界効果トランジスタＱ３における電力損失の
増加も抑えることができるようになる。これにより、高
速かつ高効率のパワースイッチング回路が得られるよう
になる。
第３図はこの発明の別の実施例を示す。
上述した実施例との相違点について説明すると、同図に
示す実施例のパワースイッチング回路２では、上記過渡
状態検出手段４が、トランジスタＱ５１、ダイオードＤ
３、抵抗Ｒ２，Ｒ３，Ｒ４、およびコンデンサ０２など
によって構成されている。この場合、スイッチング素子
Ｑ４をなすｎチャンネルＭＯ８電界効果トランジスタは
、そのソースが接地されるとともに、そのドレインＱ４
が抵抗Ｒ１を直列に介して補助電源＋ｖｄｄ ２に接続
されている。そして、そのドレインと抵抗Ｒ１の接続点
が、ダイオードＤ２の順方向を通してノくワーＭｏｓｔ
界効果トランジスタＱ３のドレインに接続されている。
示す実施例のパワースイッチング回路２では、上記過渡
状態検出手段４が、トランジスタＱ５１、ダイオードＤ
３、抵抗Ｒ２，Ｒ３，Ｒ４、およびコンデンサ０２など
によって構成されている。この場合、スイッチング素子
Ｑ４をなすｎチャンネルＭＯ８電界効果トランジスタは
、そのソースが接地されるとともに、そのドレインＱ４
が抵抗Ｒ１を直列に介して補助電源＋ｖｄｄ ２に接続
されている。そして、そのドレインと抵抗Ｒ１の接続点
が、ダイオードＤ２の順方向を通してノくワーＭｏｓｔ
界効果トランジスタＱ３のドレインに接続されている。
ここで、上記過渡状態検出手段４では、抵抗Ｒ４とコン
デンサＣ２による微分回路によって、入力信号電圧Ｖｉ
ｎの立ち上がりと立ち下がりをそれぞれに微分してパル
スを出力する。さらに、ダイオードＤ３によって、その
立ち上がりと立ち下がりの２ｗ１類の微分出力パルスの
うち、立ち下がりの微分出力パルスだけが選択されて、
上記スイッチング素子Ｑ４をなすｎチャンネルＭＯ８電
界効果トランジスタを瞬時的にオフ（ＯＦＦ）状態にす
る。これにより、入力信号電圧ｖｉｎが立ち下がって上
記パワーＭＯＳ電界効果トランジスタＱ３がオン（ＯＮ
）からオフ（ＯＦＦ）の状態に切り換えられるときに、
上記スイッチング素子Ｑ４のドレイン側から−り記寄生
容量Ｃｏ５５への充電電流が瞬間的に供給されるように
なる。このよ５にして、前述した実施例と同様の効果を
得ることができるようになっている。
デンサＣ２による微分回路によって、入力信号電圧Ｖｉ
ｎの立ち上がりと立ち下がりをそれぞれに微分してパル
スを出力する。さらに、ダイオードＤ３によって、その
立ち上がりと立ち下がりの２ｗ１類の微分出力パルスの
うち、立ち下がりの微分出力パルスだけが選択されて、
上記スイッチング素子Ｑ４をなすｎチャンネルＭＯ８電
界効果トランジスタを瞬時的にオフ（ＯＦＦ）状態にす
る。これにより、入力信号電圧ｖｉｎが立ち下がって上
記パワーＭＯＳ電界効果トランジスタＱ３がオン（ＯＮ
）からオフ（ＯＦＦ）の状態に切り換えられるときに、
上記スイッチング素子Ｑ４のドレイン側から−り記寄生
容量Ｃｏ５５への充電電流が瞬間的に供給されるように
なる。このよ５にして、前述した実施例と同様の効果を
得ることができるようになっている。
（１） パワーＭＯＳ電界効果トランジスタがターン
オフされるときに瞬時的に動作して、そのノくワーＭＯ
８電界効果トランジスタのドレインとソース間の並列寄
生容量に充電電流を供給する電流供給回路を設けること
により、軽負荷状態においても、そのパワーＭＯＳ電界
効果トランジスタのターンオフ動作を高速に保つことが
でき、これに伴ってそのパワーＭＯＳ電界効果トランジ
スタにおける電力損失の増加も抑えることができるよう
になる、という効果が得られる。
オフされるときに瞬時的に動作して、そのノくワーＭＯ
８電界効果トランジスタのドレインとソース間の並列寄
生容量に充電電流を供給する電流供給回路を設けること
により、軽負荷状態においても、そのパワーＭＯＳ電界
効果トランジスタのターンオフ動作を高速に保つことが
でき、これに伴ってそのパワーＭＯＳ電界効果トランジ
スタにおける電力損失の増加も抑えることができるよう
になる、という効果が得られる。
（２） これにより、高速かつ高効率のノくワースイ
ツチング回路を得ることができるようになる、という効
果が得られる。
ツチング回路を得ることができるようになる、という効
果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施側圧限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記主電源子
Ｖｄｄ １と補助電源＋Ｖｄｄ ２は共通にすることも
できる。また、第１図における抵抗Ｒ１は省略してもよ
い。
体的に説明したが、この発明は上記実施側圧限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記主電源子
Ｖｄｄ １と補助電源＋Ｖｄｄ ２は共通にすることも
できる。また、第１図における抵抗Ｒ１は省略してもよ
い。
以上、本発明者によってなされた発明をその背景となっ
た利用分野である高電圧のパワースイッチング回路の技
術に適用した場合について説明したが、それに限定され
るものではなく、例えば低電圧のパワースイッチング回
路あるいは高周波の出力増幅技術などにも適用できる。
た利用分野である高電圧のパワースイッチング回路の技
術に適用した場合について説明したが、それに限定され
るものではなく、例えば低電圧のパワースイッチング回
路あるいは高周波の出力増幅技術などにも適用できる。
第１図はこの発明によるパワースイッチング回路の一実
施例を示す回路図、 第２図は第１図の回路の動作例を示すタイミングチャー
ト、 第３図はこの発明の別の実施例を示す回路図、第４図は
従来のパワースイッチング回路の構成例を示す回路図、 第５図はパワーＭＯＳ電界効果トランジスタの等価回路
図、 第６図は負荷インピーダンスとターンオフ時間との関係
を示す図である。 １・・・入カハッファ回路、２・・・パワースイッチン
グ回路、３・・・電流供給回路、４・・・過渡状態検出
手段、ＰＴ・・・パルストランス、Ｑ３・・・パワーＭ
ＯＳ電界効果トランジスタ、Ｑ４・・・スイッチング素
子（ＭＯ８電界効果トランジスタ） 、 十ｖｄｄ １
。 ＋Ｖｄｄ ２ 、 ＋Ｖｃｃ−−−電源、Ｃｏ５５−・
・パワーＭＯＳ電界効果トランジスタのドレイン・ソー
ス間の並列寄生容量。 第 ３ 図 第 ４ 図 第 ５ 図 り ○ 吾 第 ６ 図 ↓１
施例を示す回路図、 第２図は第１図の回路の動作例を示すタイミングチャー
ト、 第３図はこの発明の別の実施例を示す回路図、第４図は
従来のパワースイッチング回路の構成例を示す回路図、 第５図はパワーＭＯＳ電界効果トランジスタの等価回路
図、 第６図は負荷インピーダンスとターンオフ時間との関係
を示す図である。 １・・・入カハッファ回路、２・・・パワースイッチン
グ回路、３・・・電流供給回路、４・・・過渡状態検出
手段、ＰＴ・・・パルストランス、Ｑ３・・・パワーＭ
ＯＳ電界効果トランジスタ、Ｑ４・・・スイッチング素
子（ＭＯ８電界効果トランジスタ） 、 十ｖｄｄ １
。 ＋Ｖｄｄ ２ 、 ＋Ｖｃｃ−−−電源、Ｃｏ５５−・
・パワーＭＯＳ電界効果トランジスタのドレイン・ソー
ス間の並列寄生容量。 第 ３ 図 第 ４ 図 第 ５ 図 り ○ 吾 第 ６ 図 ↓１
Claims (1)
- 【特許請求の範囲】 １、パワーＭＯＳ電界効果トランジスタのソース・ドレ
インを電源と負荷の間に直列接続してなるパワースイッ
チング回路にあって、上記パワーＭＯＳ電界効果トラン
ジスタがターンオフさせられるときに瞬時的に動作して
、そのパワーＭＯＳ電界効果トランジスタのドレインと
ソース間の並列寄生容量に充電電流を供給する電流供給
回路を設けたことを特徴とするスイッチング回路。 ２、上記電流供給回路は、上記パワーＭＯＳ電界効果ト
ランジスタのドレインと電源との間に接続されたスイッ
チング素子と、上記パワーＭＯＳ電界効果トランジスタ
をターンオフさせるときのゲート入力電圧の変化を検出
する過渡状態検出手段とからなり、この過渡状態検出手
段の検出出力でもって上記スイッチング素子を瞬時的に
オン（ＯＮ）駆動させるようにしたことを特徴とする特
許請求の範囲第１項記載のスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110317A JPS61269518A (ja) | 1985-05-24 | 1985-05-24 | スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110317A JPS61269518A (ja) | 1985-05-24 | 1985-05-24 | スイツチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269518A true JPS61269518A (ja) | 1986-11-28 |
Family
ID=14532652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110317A Pending JPS61269518A (ja) | 1985-05-24 | 1985-05-24 | スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269518A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010006695A1 (de) * | 2008-07-14 | 2010-01-21 | Sew-Eurodrive Gmbh & Co. Kg | Verfahren, schaltungsanordnung und brückenschaltung |
| EP2662970A3 (de) * | 2012-05-09 | 2017-11-22 | Steca Elektronik GmbH | Schaltungsanordnung |
| US10496238B2 (en) | 2016-08-22 | 2019-12-03 | University Of Rochester | 3D display ray principles and methods, zooming, and real-time demonstration |
| US10739111B2 (en) | 2015-04-21 | 2020-08-11 | University Of Rochester | Cloaking systems and methods |
| US11006090B2 (en) | 2016-08-05 | 2021-05-11 | University Of Rochester | Virtual window |
-
1985
- 1985-05-24 JP JP60110317A patent/JPS61269518A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE102008032876B4 (de) * | 2008-07-14 | 2010-04-08 | Sew-Eurodrive Gmbh & Co. Kg | Verfahren, Schaltungsanordnung und Brückenschaltung |
| CN102099995A (zh) * | 2008-07-14 | 2011-06-15 | 索尤若驱动有限及两合公司 | 方法、电路布置和桥电路 |
| US10164550B2 (en) | 2008-07-14 | 2018-12-25 | Sew-Eurodrive Gmbh & Co. Kg | Method, circuit configuration and bridge circuit for charging a capacitance effective on main current terminals of semiconductor switch |
| EP2662970A3 (de) * | 2012-05-09 | 2017-11-22 | Steca Elektronik GmbH | Schaltungsanordnung |
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