JPS61269424A - 不等長符号の復号化装置 - Google Patents
不等長符号の復号化装置Info
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- JPS61269424A JPS61269424A JP11101685A JP11101685A JPS61269424A JP S61269424 A JPS61269424 A JP S61269424A JP 11101685 A JP11101685 A JP 11101685A JP 11101685 A JP11101685 A JP 11101685A JP S61269424 A JPS61269424 A JP S61269424A
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- JP
- Japan
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- pattern
- memory
- length
- run
- signal
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高速データ伝送における受信データの復号
化処理に関するものでおる。
化処理に関するものでおる。
従来、シリアルデータの符号化法としては、シリアルに
入力されるディジタル信号列をＮ個（Ｎは２以上の整数
で固定）ずつまとめてにビット（Ｋは自然数で可変）の
符号に符号化するものが知られているが、Ｎ個の信号列
よシなるパターンがある特定のものである場合には、そ
のパターンが何回連続するかというラン長を符号化した
ものも併用している。いま、Ｎ＝４の場合を例にとシ。
入力されるディジタル信号列をＮ個（Ｎは２以上の整数
で固定）ずつまとめてにビット（Ｋは自然数で可変）の
符号に符号化するものが知られているが、Ｎ個の信号列
よシなるパターンがある特定のものである場合には、そ
のパターンが何回連続するかというラン長を符号化した
ものも併用している。いま、Ｎ＝４の場合を例にとシ。
符号構成及び復号化法について、第４図及び第５図を用
いて説明する。
いて説明する。
第４図は従来の符号構成の一例を示す図であり。
この符号構成は、４ビツト長で入力されたパターンある
いはランレングスを意味するコードに２又は３ビツト長
のシリアルデータを割シ邑てたものであり、空欄の部分
は、設定するか否かは任意である。
いはランレングスを意味するコードに２又は３ビツト長
のシリアルデータを割シ邑てたものであり、空欄の部分
は、設定するか否かは任意である。
第５図は、第４図の２又は３ビツト長のシリアルデータ
を復号するための一例である２進復号トウリーを示す図
である。第５図において、最初は節点Ａから始まり、１
ビツト目のシリアルデータが入力されることによｐ−ｒ
ｌ」の場合は節点Ｂに分岐し、「０」の場合は節点Ｃに
分岐する。節点Ｂに分岐した後に２ビツト目のシリアル
データが入力されると、「１」の場合は節点りに分岐し
、「１１」なるシリアルデータの復号結果であるｒｏｏ
ｏｏＪという４ビット信号が得られる。逆に２ビツト目
のシリアルデータがｒＯＪの場合は節点Ｅに分岐し、「
１０」というシリアルデータの復号結果であるｒｌｏｌ
ｏＪという４ビツト′の信号が得られる。以上の２つの
例は、２ビツト長のシリアルデータを復号する場合であ
る。
を復号するための一例である２進復号トウリーを示す図
である。第５図において、最初は節点Ａから始まり、１
ビツト目のシリアルデータが入力されることによｐ−ｒ
ｌ」の場合は節点Ｂに分岐し、「０」の場合は節点Ｃに
分岐する。節点Ｂに分岐した後に２ビツト目のシリアル
データが入力されると、「１」の場合は節点りに分岐し
、「１１」なるシリアルデータの復号結果であるｒｏｏ
ｏｏＪという４ビット信号が得られる。逆に２ビツト目
のシリアルデータがｒＯＪの場合は節点Ｅに分岐し、「
１０」というシリアルデータの復号結果であるｒｌｏｌ
ｏＪという４ビツト′の信号が得られる。以上の２つの
例は、２ビツト長のシリアルデータを復号する場合であ
る。
また、節点Ｃに分岐した後にシリアルデータの２ビツト
目７、舒入力されると、「１」の場合は節点・−）λ ７・′５、 −３− Ｆへ、ｒＯＪの場合は節点Ｇ！こ分岐する。節点Ｆに分
岐した状態でシリアルデータの３ビツト目が入力される
と、「１」の場合は節点Ｈに分岐し、ｒｏｌ １ Ｊな
る３ビツト長のシリアルデータの復号結果であるｒｏｌ
ｏｌＪという４ビツトの信号が得られる。節点Ｇに分岐
した状態でシリアルデータの３ビツト目が入力されると
、「１」の場合は節点Ｊに分岐Ｌ、ｒｏｏｉＪなる３ビ
ツト長のシリアルデータの復号結果であるｒ ＯＯ１，
Ｉ Ｊという４ビツトの信号が得られる。ｒ ０１．
ＯＪあるいはｒｏｏＯＪなるシリアルデータが入力され
た場合には１節点Ｉあるいは節点Ｋに分岐し、３ビツト
長あるいはそれ以上のビット長を有する符号が割り当て
られていれば、これらの節点あるいはそれ以降で復号す
ることが可能となる。
目７、舒入力されると、「１」の場合は節点・−）λ ７・′５、 −３− Ｆへ、ｒＯＪの場合は節点Ｇ！こ分岐する。節点Ｆに分
岐した状態でシリアルデータの３ビツト目が入力される
と、「１」の場合は節点Ｈに分岐し、ｒｏｌ １ Ｊな
る３ビツト長のシリアルデータの復号結果であるｒｏｌ
ｏｌＪという４ビツトの信号が得られる。節点Ｇに分岐
した状態でシリアルデータの３ビツト目が入力されると
、「１」の場合は節点Ｊに分岐Ｌ、ｒｏｏｉＪなる３ビ
ツト長のシリアルデータの復号結果であるｒ ＯＯ１，
Ｉ Ｊという４ビツトの信号が得られる。ｒ ０１．
ＯＪあるいはｒｏｏＯＪなるシリアルデータが入力され
た場合には１節点Ｉあるいは節点Ｋに分岐し、３ビツト
長あるいはそれ以上のビット長を有する符号が割り当て
られていれば、これらの節点あるいはそれ以降で復号す
ることが可能となる。
次に、第６図を用いて従来の復号化装置の構成とその動
作を説明する。第６図は従来の復号化装置の構成を示す
ブロック構成図であり、図に示される各出力制御部■〜
Ｍはすべて復号しようとするコードの出力を制御する機
能を有する回路プロツクである。出力制御部Ｉは初期設
定の信号が入力されることにより、後段のすべての回路
ブロックを動作状態にする。シリアルデータの１ビツト
目は各出力制御部■及び■へ入力され、１ビツト目が「
１」の場合は出力制御部■が動作状態とな９、逆にｒＯ
Ｊの場合は出力制御部■が動作状態となる。シリアルデ
ータの２ビツト目は各出力制御部■〜■へ入力され、２
ビツト目が「１」の場合は各出力制御部■及び■が動作
状態となり、逆にｒＯＪの場合は各出力制御部Ｖ及び■
が動作状態となる。各出力制御部■及びＶが動作状態に
なると、復号出力としてｒｏｏｏｏＪ及びｒｌｏｌｏｊ
を得ることができるが、前段の出力制御部が動作状態で
あることが必要である。シリアルデータの３ビツト目は
各出力制御部■〜Ｍへ入力され、３ビツト目が「１」の
場合は各出力制御部■及びＸが動作状態となり、前段が
動作状態であれば、復号出力としてｒｏｌｏｌＪ及び「
００１１」を得ることができる。３ビツト目にｒＯＪが
割り当てられているコードはこの例ではないが、もしも
割り尚てれば３あるいはそれ以上のビット長を有するデ
ータの復号も可能となる。
作を説明する。第６図は従来の復号化装置の構成を示す
ブロック構成図であり、図に示される各出力制御部■〜
Ｍはすべて復号しようとするコードの出力を制御する機
能を有する回路プロツクである。出力制御部Ｉは初期設
定の信号が入力されることにより、後段のすべての回路
ブロックを動作状態にする。シリアルデータの１ビツト
目は各出力制御部■及び■へ入力され、１ビツト目が「
１」の場合は出力制御部■が動作状態とな９、逆にｒＯ
Ｊの場合は出力制御部■が動作状態となる。シリアルデ
ータの２ビツト目は各出力制御部■〜■へ入力され、２
ビツト目が「１」の場合は各出力制御部■及び■が動作
状態となり、逆にｒＯＪの場合は各出力制御部Ｖ及び■
が動作状態となる。各出力制御部■及びＶが動作状態に
なると、復号出力としてｒｏｏｏｏＪ及びｒｌｏｌｏｊ
を得ることができるが、前段の出力制御部が動作状態で
あることが必要である。シリアルデータの３ビツト目は
各出力制御部■〜Ｍへ入力され、３ビツト目が「１」の
場合は各出力制御部■及びＸが動作状態となり、前段が
動作状態であれば、復号出力としてｒｏｌｏｌＪ及び「
００１１」を得ることができる。３ビツト目にｒＯＪが
割り当てられているコードはこの例ではないが、もしも
割り尚てれば３あるいはそれ以上のビット長を有するデ
ータの復号も可能となる。
なお、ランレングスの場合は、出力制御部■へ初期設定
の信号の代わシに特殊パターン検出信号を入力すれば、
同じように復号化することができる。
の信号の代わシに特殊パターン検出信号を入力すれば、
同じように復号化することができる。
上記のような従来の復号化装置では１以上のように構成
されているので部品点数が多くな９、それに伴う価格上
昇や信頼性が問題となるが、さらに、符号化の内容を変
更する場合には、ハードウェア上で多く改造が必要にな
るという大きな問題点があった。
されているので部品点数が多くな９、それに伴う価格上
昇や信頼性が問題となるが、さらに、符号化の内容を変
更する場合には、ハードウェア上で多く改造が必要にな
るという大きな問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、符号化の内容変更に対しても迅速に対応でき、か
つ伝送りロックと同等のリアルタイム処理を行う不等長
符号の復号化装置を得ることを目的とする。
ので、符号化の内容変更に対しても迅速に対応でき、か
つ伝送りロックと同等のリアルタイム処理を行う不等長
符号の復号化装置を得ることを目的とする。
この発明に係る不等長符号の復号化装置は、シリアルｌ
と入力されるディジタル信号列をＮ個（Ｎは２以上の整
数）ずつまとめて不等長符号化を行い、かつＮ個の信号
列のうちである特定のパターンに対してはランレングス
符号化を行う場合に、第１のメモリを用いてＮ個の信号
列のパターンを判別し、第２のメモリを用いてランレン
グス符号を判別するようにしたものである。
と入力されるディジタル信号列をＮ個（Ｎは２以上の整
数）ずつまとめて不等長符号化を行い、かつＮ個の信号
列のうちである特定のパターンに対してはランレングス
符号化を行う場合に、第１のメモリを用いてＮ個の信号
列のパターンを判別し、第２のメモリを用いてランレン
グス符号を判別するようにしたものである。
この発明の不等長符号の復号化装置においては。
Ｎ個の信号列のパターンを判別できる第１のメモリと、
ランレングス符号を判別できる第２のメモリとを用いる
ことによってリアルタイム処理を行い、かつ符号化の内
容変更に対しても迅速に対応できるようにする。
ランレングス符号を判別できる第２のメモリとを用いる
ことによってリアルタイム処理を行い、かつ符号化の内
容変更に対しても迅速に対応できるようにする。
第１図はこの発明の一実施例である不等長符号の復号化
装置を示すブロック構成図である。図において、１は入
力される初期設定信号及び２種類のコード検出信号によ
って復号処理全体を制御する制御部、２は入力されるシ
リアルデータ及びパターンコード未検出信号とランレン
グス検出信号とによって、パターン用メモリ部３へのア
ドレス信号を生成するパターン用アドレス生成部、３は
パターンコードを復号するための・ξターン用メモリ部
（第１のメモリ）、４はパターン検出の有無を判別する
パターン用判別部、５はパターン用判別部４よシ出力さ
れるパターン検出信号により、対応するパターンコード
を出力するパターン用出力制御部、６は入力されるシリ
アルデータ及びランレングス未検出信号とによって、ラ
ンレングス用メモリ部７へのアドレス信号を生成するラ
ンレングス用アドレス生成部、７はランレングスコード
を復号化するランレングス用メモ’Ｊ 部（ｉｌ！ ２
．１７）メモリ）、８はランレングスコード検出の有無
を判別するランレングス用判別部、９はランレングス用
判別部８より出力されるランレングス検出信号により、
対応するランレングスコードを出力するランレングス用
出力制御部である。
装置を示すブロック構成図である。図において、１は入
力される初期設定信号及び２種類のコード検出信号によ
って復号処理全体を制御する制御部、２は入力されるシ
リアルデータ及びパターンコード未検出信号とランレン
グス検出信号とによって、パターン用メモリ部３へのア
ドレス信号を生成するパターン用アドレス生成部、３は
パターンコードを復号するための・ξターン用メモリ部
（第１のメモリ）、４はパターン検出の有無を判別する
パターン用判別部、５はパターン用判別部４よシ出力さ
れるパターン検出信号により、対応するパターンコード
を出力するパターン用出力制御部、６は入力されるシリ
アルデータ及びランレングス未検出信号とによって、ラ
ンレングス用メモリ部７へのアドレス信号を生成するラ
ンレングス用アドレス生成部、７はランレングスコード
を復号化するランレングス用メモ’Ｊ 部（ｉｌ！ ２
．１７）メモリ）、８はランレングスコード検出の有無
を判別するランレングス用判別部、９はランレングス用
判別部８より出力されるランレングス検出信号により、
対応するランレングスコードを出力するランレングス用
出力制御部である。
第２図は、第１図の不等長符号の復号化装置におけるパ
ターン用メモリ部の設定内容の一例を示す図、第３図は
、第１図の不等長符号の復号化装置におけるランレング
ス用メモリ部の設定内容の一例を示す図である。
ターン用メモリ部の設定内容の一例を示す図、第３図は
、第１図の不等長符号の復号化装置におけるランレング
ス用メモリ部の設定内容の一例を示す図である。
次に、上記第１図に示すこの発明の一実施例である不等
長符号の復号化装置の動作について説明する。以下、入
力信号列を４個ずつまとめて符号化した場合を例にとり
、入力データとしてｒｌｏｌｌｏｏｌＪというシリアル
データが左側から順次に入力された場合について説明を
行う。制御部１はシリアルデータの復号化処理をどちら
のメモリ部（パターン用メモリ部３又はランレングス用
メモリ部７）を用いて処理を行うかということを制御し
ている。最初は初期設定信号によシバターン処理と決め
ているので、「１０」なる２ビツト長のシリアルデータ
が入力され、特殊パターンであるｒｏｏｏｏＪを検出し
たと判断するまでパターン復号化ブロックのみを動作状
態にさせ、それ以降はランレングス復号化ブロックのみ
を動作状態ζこし、ランレングスコードを検出したら、
再びパターン復号化ブロックのみを動作状態にするとい
う制御動作を繰り返す。
長符号の復号化装置の動作について説明する。以下、入
力信号列を４個ずつまとめて符号化した場合を例にとり
、入力データとしてｒｌｏｌｌｏｏｌＪというシリアル
データが左側から順次に入力された場合について説明を
行う。制御部１はシリアルデータの復号化処理をどちら
のメモリ部（パターン用メモリ部３又はランレングス用
メモリ部７）を用いて処理を行うかということを制御し
ている。最初は初期設定信号によシバターン処理と決め
ているので、「１０」なる２ビツト長のシリアルデータ
が入力され、特殊パターンであるｒｏｏｏｏＪを検出し
たと判断するまでパターン復号化ブロックのみを動作状
態にさせ、それ以降はランレングス復号化ブロックのみ
を動作状態ζこし、ランレングスコードを検出したら、
再びパターン復号化ブロックのみを動作状態にするとい
う制御動作を繰り返す。
・ぞターン用アドレス生成部２はパターン用メモリ部３
に入力されるべきアドレス信号を生成する。
に入力されるべきアドレス信号を生成する。
初期設定信号によシ２進復号トウリーの根元を示すアド
レス値を生成すると同時に、シリアルデータの１ビツト
目とを組み合わせてｒ０１ＨＪ番地なるアドレス信号を
生成する。パターン用メモリ部３は第２図に示すように
内容を設定しておくと、ｒ ＯＩＨＪ番地にはｒｏｌＨ
，Ｊという内容が格納されており、パターン検出ビット
Ｄ６及び特殊パターン検出ビットＤ、が共に１０」なの
で、Ｄ、〜Ｄ。
レス値を生成すると同時に、シリアルデータの１ビツト
目とを組み合わせてｒ０１ＨＪ番地なるアドレス信号を
生成する。パターン用メモリ部３は第２図に示すように
内容を設定しておくと、ｒ ＯＩＨＪ番地にはｒｏｌＨ
，Ｊという内容が格納されており、パターン検出ビット
Ｄ６及び特殊パターン検出ビットＤ、が共に１０」なの
で、Ｄ、〜Ｄ。
までの４ビツトをパターン用アドレス生成部２へ出力Ｔ
る。パターン用アドレス生成部２は「０１Ｈ」というデ
ータを左へ１ビツトだけシフトし。
る。パターン用アドレス生成部２は「０１Ｈ」というデ
ータを左へ１ビツトだけシフトし。
空いたビットへはシリアルデータの２ビツト目の１０」
を挿入してｒ０２Ｈ’Ｊなるアドレス信号を生成する。
を挿入してｒ０２Ｈ’Ｊなるアドレス信号を生成する。
ｒ０２ＨＪなるアドレス信号がパターン用メモリ部３に
入力されると、ｒ４ＡＨｊという内容が格納されている
ので、パターン用判別部４はパターン検出ビットＤ６が
「１」であることを基に、Ｄ３〜ＤｏのｒｌｏｌｏＪを
パターンコードとしてパターン用出力制御部５よシ出力
すると同時に、パターン用アドレス生成部２ヘパターン
検出信号を出力する。最初に検出されたパターンは特殊
パターンではないので、パターン復号化処理を続ける。
入力されると、ｒ４ＡＨｊという内容が格納されている
ので、パターン用判別部４はパターン検出ビットＤ６が
「１」であることを基に、Ｄ３〜ＤｏのｒｌｏｌｏＪを
パターンコードとしてパターン用出力制御部５よシ出力
すると同時に、パターン用アドレス生成部２ヘパターン
検出信号を出力する。最初に検出されたパターンは特殊
パターンではないので、パターン復号化処理を続ける。
ノミターン用アドレス生成部２はパターン検出信号及び
シリアルデータの３ビツト目の１１」とによりｒＯｘＨ
」なるアドレス信号を生成する。以前と同様な動作を繰
シ返した後に、シリアルデータの４ビツト目の「１」と
を組み付わせて「０３ＨＪなるアドレス信号を生成する
。ノ々ターン用メモリ部３０ｒ０３ＨＪ番地にはｒ８０
ＨＪなる内容が格納されており、特殊パターン検出ビッ
トＤ。
シリアルデータの３ビツト目の１１」とによりｒＯｘＨ
」なるアドレス信号を生成する。以前と同様な動作を繰
シ返した後に、シリアルデータの４ビツト目の「１」と
を組み付わせて「０３ＨＪなるアドレス信号を生成する
。ノ々ターン用メモリ部３０ｒ０３ＨＪ番地にはｒ８０
ＨＪなる内容が格納されており、特殊パターン検出ビッ
トＤ。
が「１」であることを基に、Ｄ３〜Ｄｏの「００００」
なる特殊パターンコードをパターン用出力制御部５より
出力すると同時に、特殊ｌ々クーン検出信号として制御
部１へ出力し、ランレングス復号化ブロックを動作状態
にすると共に、ランレングス用アドレス生成部６へも出
力する。ランレングス用アドレス生成部６は、特殊パタ
ーン検出信号とシリアルデータの５ビツト目の「Ｏ」と
により「００Ｈ」なるアドレス信号を生成する。
なる特殊パターンコードをパターン用出力制御部５より
出力すると同時に、特殊ｌ々クーン検出信号として制御
部１へ出力し、ランレングス復号化ブロックを動作状態
にすると共に、ランレングス用アドレス生成部６へも出
力する。ランレングス用アドレス生成部６は、特殊パタ
ーン検出信号とシリアルデータの５ビツト目の「Ｏ」と
により「００Ｈ」なるアドレス信号を生成する。
ランレングス用メモリ部７は第３図に示すようにマツピ
ングしておくと、ｒｏＯＨＪ番地にはｒ ０２ＨＪなる
内容が格納されており、ランレングス検出ビットＤ、が
ｒＯＪなので、ランレングス用アドレス生成部６はｒ
Ｏ２ＨＪなるデータを左へ１ビツトだけシフトし、空い
たビットへシリアルデータの６ビツト目の「０」を挿入
して「０４Ｈ」番地なる信号を生成する。「Ｑ ４ Ｈ
Ｊ番地の内容はｒ０５ＨＪなので、前述したと同様な動
作を行い、シリアルデータの７ビツト目の「１」と組み
合わせてｒＯＢＨＪなるアドレス信号がランレングス用
アドレス生成部６から出力される。ランレングス用メモ
リ部７のｒＯＢＨＪ番地にはｒ８３ＨＪなる内容が格納
されており、ランレングス検出ビットＤ、が「１」であ
ることを基にしてランレングス用判別部８よりランレン
グス検出信号を制御部１へ出力すると共に、ｒｏｏｌｌ
Ｊなるランレングスコードをランレングス用出力制御部
９より出力する。ランレングスコードを検出したので、
シリアルデータの８ビツト目からはパターンコード用の
データとなるから、制御部１はパターン復号化ブロック
のみを動作状態にする。
ングしておくと、ｒｏＯＨＪ番地にはｒ ０２ＨＪなる
内容が格納されており、ランレングス検出ビットＤ、が
ｒＯＪなので、ランレングス用アドレス生成部６はｒ
Ｏ２ＨＪなるデータを左へ１ビツトだけシフトし、空い
たビットへシリアルデータの６ビツト目の「０」を挿入
して「０４Ｈ」番地なる信号を生成する。「Ｑ ４ Ｈ
Ｊ番地の内容はｒ０５ＨＪなので、前述したと同様な動
作を行い、シリアルデータの７ビツト目の「１」と組み
合わせてｒＯＢＨＪなるアドレス信号がランレングス用
アドレス生成部６から出力される。ランレングス用メモ
リ部７のｒＯＢＨＪ番地にはｒ８３ＨＪなる内容が格納
されており、ランレングス検出ビットＤ、が「１」であ
ることを基にしてランレングス用判別部８よりランレン
グス検出信号を制御部１へ出力すると共に、ｒｏｏｌｌ
Ｊなるランレングスコードをランレングス用出力制御部
９より出力する。ランレングスコードを検出したので、
シリアルデータの８ビツト目からはパターンコード用の
データとなるから、制御部１はパターン復号化ブロック
のみを動作状態にする。
この発明は以上説明したとおり、不等長符号の復号化装
置ｌこおいて、伝送されたシリアルデータを基に、第１
のメモリ及び第２のメモリを用いて伝送りロックの１ク
ロツクごとに復号化処理を行うようにしたので、リアル
タイム処理が可能となり、かつ符号化の内容を変更する
場合にも極めて迅速に対応することができるという優れ
た効果を奏するものである。
置ｌこおいて、伝送されたシリアルデータを基に、第１
のメモリ及び第２のメモリを用いて伝送りロックの１ク
ロツクごとに復号化処理を行うようにしたので、リアル
タイム処理が可能となり、かつ符号化の内容を変更する
場合にも極めて迅速に対応することができるという優れ
た効果を奏するものである。
第１図はこの発明の一実施例である不等長符号の復号化
装置を示すブロック構成図、第２図は。 第１図の不等長符号の復号化装置におけるパターン用メ
モリ部の設定内容の一例を示す図、第３図は、第１図の
不等長符号の復号化装置におけるう−一 ンレングス用メモリ部の設定内容の一例を示す図、第４
図は従来の符号構成の一例を示す図、第５図は、第４図
の２又は３ビツト長のシリアルデータを復号するための
一例である２進復号トウリーを示す図、第６図は従来の
復号化装置の構成を示Ｔブロック構成図である。 図において、１・・・制御部、２・・・パターン用アド
レス生成部、３・・・パターン用メモリ部、４・・・パ
ターン用判別部、ム・・・パターン用出力制御部、６・
・・ランレングス用アドレス生成部、７・・・ランレン
グス用メモリ部、８・・・ランレングス用判別部、９・
・・ランレングス用出力制御部である。
装置を示すブロック構成図、第２図は。 第１図の不等長符号の復号化装置におけるパターン用メ
モリ部の設定内容の一例を示す図、第３図は、第１図の
不等長符号の復号化装置におけるう−一 ンレングス用メモリ部の設定内容の一例を示す図、第４
図は従来の符号構成の一例を示す図、第５図は、第４図
の２又は３ビツト長のシリアルデータを復号するための
一例である２進復号トウリーを示す図、第６図は従来の
復号化装置の構成を示Ｔブロック構成図である。 図において、１・・・制御部、２・・・パターン用アド
レス生成部、３・・・パターン用メモリ部、４・・・パ
ターン用判別部、ム・・・パターン用出力制御部、６・
・・ランレングス用アドレス生成部、７・・・ランレン
グス用メモリ部、８・・・ランレングス用判別部、９・
・・ランレングス用出力制御部である。
Claims (2)
- （１）シリアルに入力されるディジタル信号列をＮ個（
Ｎは２以上の整数）ずつまとめて不等長符号化を行い、
かつＮ個の信号列のうちである特定のパターンに対して
はランレングス符号化を行うような不等長符号化装置か
らの出力信号列をリアルタイムに復号する復号化装置に
おいて、前記Ｎ個の信号列のパターンを判別できる第１
のメモリと、ランレングス符号を判別できる第２のメモ
リを備えることにより、装置構成を変更することなく符
号内容を変更することができることを特徴とする不等長
符号の復号化装置。 - （２）前記Ｎ個の信号列のパターンを判別できる第１の
メモリの出力がＮビットよりなるパターンとパターン検
出の有無を示し、かつ前記ランレングス符号を判別でき
る第２のメモリの出力がランレングスとランレングス検
出の有無を示すことを特徴とする特許請求の範囲第１項
記載の不等長符号の復号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11101685A JPS61269424A (ja) | 1985-05-23 | 1985-05-23 | 不等長符号の復号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11101685A JPS61269424A (ja) | 1985-05-23 | 1985-05-23 | 不等長符号の復号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269424A true JPS61269424A (ja) | 1986-11-28 |
Family
ID=14550257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11101685A Pending JPS61269424A (ja) | 1985-05-23 | 1985-05-23 | 不等長符号の復号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258928A (ja) * | 1988-08-24 | 1990-02-28 | Nec Off Syst Ltd | ランレングス符号化方法 |
-
1985
- 1985-05-23 JP JP11101685A patent/JPS61269424A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258928A (ja) * | 1988-08-24 | 1990-02-28 | Nec Off Syst Ltd | ランレングス符号化方法 |
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