JPS61264404A - プログラマブル制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は一般にプログラマブル制御装置に関し、より
詳しくはタイマ機能を備えたプログラマブル制御装置に
関する。

〔従来の極術〕

第３図は従来のプログラマブル制御装置の一例を示す全
体構成図、第４図は前記第３図にて示したタイマ４の内
部構成を示した図である（三菱プラントコントローラＭ
ＥＬＰＬＡＣ−５５０プログラミングマニユアル、１９
８３年６月三菱電機（株）発行、Ｐ４３〜４４参照）。

第３図において、１は中央処理装置（以下［ＣＰＵＪと
いう）で、該ＣＰＵ１にはシステムバス６が接続されて
おり、該システムバスｅにａプａグラマプルメモリ２．
データメモリ３．タイマ４゜プロセス入出力装置５が夫
々接続されている。前述したプログラムメモリ２には、
該プログラマブル制御装置の駆動を制御するための制御
プログラム等が内蔵されている。前記タイマ４は、第４
図にて示すごとくタイマメモリ４１．タイマアドレス切
換回路４２．タイマメモリ競合制御回路４３゜タイマ制
御部４４．タイマアドレスカウンタ４５゜タイマ計数部
４６によシ構成されている。タイマメモリ４１は、前記
タイマアドレス切換回路４２゜タイマメモリ競合制御回
路４３．タイマ計数部４６、前述したシステムバス８’
＆構成しているバス６１と夫々接続されており、タイマ
４に設定された多数の時限点のカラン）［及びそのステ
ータスを格納する。タイマアドレス切換回路４２は、そ
の入力側が前記システムバス６を構成しているバス６２
．タイマメモリ競合制御回路４３の出力側、タイマアド
レスカウンタ４５の出力側と夫々接続されており、タイ
マアドレスとデータアクセス用のアドレスとの切換えを
行なう回路である。

タイマメモリ競合制御回路４３は、その入力側が前記シ
ステムバス６を構成しているバス６３．タイマ制御部４
４に夫々接続されているとともに。

その出力側は前記タイマアドレス切換回路４２゜タイマ
メモリ４１に夫々接続されている。前記タイマメモリ競
合制御回路４３は、バス６３を介してＣＰＵ１から与え
られるデータアクセスとタイマ制御部４４から出力され
るアクセスとの競合を制御するように構成されている。

タイマ制御部４４はその出力側が前述したタイマメモリ
競合制御回路４３を始め、タイマアドレスカウンタ４５
゜タイマ計数部４６とも夫々接続されており、タイマの
計数制御を行なうものである。タイマアドレスカウンタ
４５は、前記タイマ制御部４４からの出力信号を受ける
とともにタイマ４に設定された多数の時限点を順次サン
プリングして行くためのタイマアドレスを生成するよう
に構成されている。

タイマ計数部４８／ｆｉ％前述したごとくタイマ制御部
４４．タイマメモリ４１に夫々接続されており、タイマ
４の起動中に一定時間毎にカウント値をカウント即ち減
算するものである。

次に上述したごとき構成のプログラマブル制御装置の動
作について説明する。

今仮りにタイマ４に設定されている多数の時限点のうち
からｆｉｔ目の時限点をカウントするものとする。この
ときタイマアドレスカウンタ４５の内容は五という値で
ある。タイマ制御部４４はタイマメモリ競合制御回路４
３に所定の信号を出力し、該制御回路４３によって要求
が受は入れられると前記タイマアドレスカウンタ４５の
値ｉが指す第５図にて図示するごときタイマメモリ４１
のメモリ内容を該メモリ４１から読み出しタイマ計数部
４６に与える。タイマ制御部４４によって読み出され、
タイマ計数部４６に与えられたメモリ内容には、前記第
５図にて図示するようにタイマ計数データ５２の他にス
テータス情報としてタイマオンフラグ５１．タイマ起動
７ラグ５０という２ビット分の情報が存在する。該計数
データ５２に対しタイマ起動フラグ５０がセットされて
いれば１．タイマ計数部４６は減算を行ない、計数デー
タ５２がＯになったときに前記タイマオンフラグ５１を
セットするとともにタイムアツプ情報をＣＰＵＩに出力
する。ここでタイマカウント値は、ＣＰＵ１からの指令
出力によシタイマ４を起動するタイミングに予め同期さ
せてセットされているものとすれば、該タイマ４におけ
る時限設定値のサンプリング周期と該設定値とで決定さ
れる時間後にタイムアツプ信号が得られることがわかる
。より一般的にはＣＰＵ１からのデータアクセスとタイ
マ制御部４４からのアクセスとの競合によるサンプリン
グ周期の変動を考慮して、第６図にて図示するごとくサ
ンプリング周期５３に、計数周期５４よシも短く設定し
、複数のサンプリングに対して１回だけ上述したごとき
計数処理を行なうようにしている。

〔発明が解決しようとする問題点〕

従来のプログラマブル制御装置は以上のように構成され
ておシ、タイマ用のメモリとデータ用のメモリとは夫々
別個に設けられていた。そのため、部品点数が多くなり
装置がコスト高になるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、部品点数を減少せしめることによって低コス
トなプログラマブル制御装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るプログラマブル制御装置は、データ記憶
部に、汎用データを記憶する汎用データ記憶素子部と、
タイマアドレスカウンタによって生成されたタイマアド
レスをデータ処理用のアドレスに変換して前記汎用デー
タ記憶素子部に４えるタイマアドレス変換回路とを設け
たもので６る。

〔作　用〕

この発明におけるアドレス変換回路は、タイマアドレス
カウンタにより生成された連続的なアドレス値をより大
きな容量のデータ記憶素子部内の任意のアドレスに写像
するものである。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の一実施例に従うプログラマブル制御
装置の要部を示す構成図、第２図はこの発明の一実施例
に従うプログラマブル制御装置の全体構成図を示す。第
１図、第２図における参照番号１〜２，５〜６，４２〜
４６は前述した第３図、第４図にて図示したものと全く
同一のものであるので、説明は省略する。

第１図、第２図において、参照番号３′は汎用データメ
モリ部で、該汎用データメモリ部３′は、第１図にて図
示するごとく記憶素子部３１、タイマアドレス切換回路
４２、タイマメモリ責合制御回路４３、タイマ制御部４
４、タイマ°アドレスカクンタ４５．タイマ計数部４６
、タイマアドレス変換回路４７、最大点数設定比較回路
４８により構成されている。記憶素子＄３１は、前記タ
イマアドレス切換回路４２％タイ！メモリ競合制御回路
４３、タイマ計数部４４、システムパス６を構成してい
るバス６１と夫々接続されている。該記憶素子部３１に
は、ＣＰＵ１が全領域にわたって任意にアクセスが可能
な大容量の汎用データメモリが用いられている。タイマ
アドレス変換回路４７は、その入力側が前記タイマアド
レスカウンタ４５の出力側に、又その出力側が前記タイ
マアドレス切換回路４２に夫々接続されている。該タイ
マアドレス変換回路４７はタイマアドレスカウンタ４５
によって生成され九タイマアドレスをデ　。

−タイマアドレスに変換して前述し九タイマアドレス切
換回路４２に出力するように構成されている。最大点数
設定比較回路４８は、その入力側が前記タイマアドレス
カウンタ４５の出力側と、又その出力側が前記タイマ制
御部４４の入力側と゛夫々接続されている。該最大点数
設定比較回路４８は、前記タイマアドレスカウンタ４６
０カウントすべき最大値が予め設定可能で、該タイマア
ドレスカウンタ４５から出力されたカウント値情報が前
記最大値に達した時点でタイマ制御部４４を介して該タ
イマアドレスカウンタ４５ｔ−リセツトするものである
。

次に上述した如き構成のプログラマブル制御装置の動作
について説明する。

前述したように、記憶素子部３１には汎用データメモリ
が用いられているから、ＣＰＵ１からは該メモリの全領
域にわたって任意にデータアクセスが可能であり、この
ＣＰＵ１からのデータアクセスは、前述したようにタイ
マメモリ競合制御回路４３、タイマアドレス切換回路４
２によって記憶素子部３１がパス６１と結合されること
により可能となる。

一方、第１図、第２図にて図示したごときシステム構成
を決定するに際しては、予め必要な数だけ時限点を設定
しておくとともに、記憶素子部３１内のいずれのアドレ
スに前記設定した時限点に対応するタイマ機能を割り付
けるかを決定しておく。この記憶素子部３１内でタイマ
機能として割り付けられたアドレスの内容は前述したよ
うに第５図にて示すごとき通常のデータ内容とは異なっ
た特別な意味を持つことになり、ｃｐｔｙｌによるタイ
マ起動フラグ５０のセット、或いは該タイマ起動フラグ
５０がセットされた状態のＣＰＵ１によるモニタは第５
図にて図示したビット構成に従って行なえばよいことに
なる。

従って例えばタイマ起動に際しては第５図にて図示した
タイマ起動７ラグ５０に相当する記憶素子部３１内のビ
ットをセットし、更に計数データ５２に相当する記憶素
子部３１内のビットに設定され死時限値を書き込むこと
になる。このような記憶素子部３１内のメモリ内容をタ
イマ制御部４４側からみれば、設定された各時限点にお
いて処理されるべきタイマ腐に対応したタイマアドレス
がタイマアドレスカウンタ４５により生成され、更に前
記タイマ７ｇ６はタイマアドレス変換回路４７において
、ＣＰＵ１からのデータアクセスに適した記憶素子部３
１内のアドレスに変換される。このようにして各々の時
限設定点毎に処理が行なわれる。前記タイマ制御部４４
は、所定のタイミング毎に順次前記タイマアドレスカウ
ンタ４５をインクリメントすることによって設定された
全ての時限点に関する計数処理を行なう。

又、システムによっては、記憶素子部３１内における時
限点の最大処理可能点数に比較して実際に設定された時
限点が少ない状態も考えられる。

この場合は最大点数設定比較回路４８によりタイマアド
レスカウンタ４５のリセットを行ない、不要な処理によ
る記憶素子部３１におけるＣＰＵ１／タイマ競合の機会
を減少させ、全体の処理効率を上げることができる。具
体的には、例えば時限点の最大処理可能点数を１，００
０点とし、実際に必要な時限点の点数が８００点でらる
場合、タイマアドレスカウンタ４５は、０，１，２．・
・、・・・、７９８　。

７９９．０というように変化させることができ、タイマ
制御部４４１４８００　Ａまでの時限点のみについてタ
イマとしての処理機能を果すことになる。

このため残りの２００点分の領域については汎用のデー
タメモリとしてＣＰＵ７が任意に使用できるものである
。

なお、上記実施例では記憶素子部３１内のデータ構造を
第５図のようにタイマ起動フラグ５０、タイマオン７ラ
グ５１．タイマ計数データ５２に分割した構造としたが
、更に時限設定値などが格納されていても差支えない。

又、タイムアツプはタイマオン７ラグによ５ｃｐｔｙ１
に報告することとしたが、タイムアツプによりＣＰＵ１
に割込がかかる方式であっても構わない。

〔発明の効果〕

以上のように、この発明によれば、アドレス変換回路に
よってタイマアドレスカウンタで生成され念連続的なア
ドレス値を、よｐ大きな容量のデータ記憶素子部内の任
意のアドレスに写像することとしたので、部品点数を減
少せしめることができ低コストなプログラマブル制御装
置を得ることが可能となった。

【図面の簡単な説明】

第１図はこの発明の一実施例に従うプログラマブル制御
装置の要部を示す構成図、第２図はこの発明の一実施例
に従うプログラマブル制御装置の全体構成図、第３図は
従来のプログラマブル制御装置の一例を示す全体構成図
、第４図は前記第３図にて示したタイマ４の内部構成を
示した図、第５図はこの発明の一実施例と従来例とに共
通するタイマ用メモリのメそり内容を示した図、第６図
はこの発明の一実施例と従来例とに共通するタイマ計数
制御の概要を示した図である。 図において、３′は汎用データメモリ部、３１は記憶素
子部、４５はタイマアドレスカウンタ、４７はタイマア
ドレス変換回路でおる。 なお、各図中、同一符号は同−又は相当部分を示す。 ３′：　　ラＲ１η〒デ゛−２メモリー４８：果入池Ｖ
：蚊楚比峡日疹

Claims (1)

【特許請求の範囲】
1. 設定された多数点の時限値を順次サンプリングするため
   のタイマアドレスを生成するタイマアドレスカウンタを
   備え、該タイマアドレスカウンタの駆動を制御すること
   によつて前記タイマアドレスと外部から入力されるデー
   タアクセスとの競合を調整するデータ記憶部を有するプ
   ログラマブル制御装置において、前記データ記憶部に、
   汎用データを記憶する汎用データ記憶素子部と、前記タ
   イマアドレスカウンタによつて生成されたタイマアドレ
   スをデータ処理用のアドレスに変換して前記汎用データ
   記憶素子部に与えるタイマアドレス変換回路とを設けた
   ことを特徴とするプログラマブル制御装置。