JPS6126155A

JPS6126155A - バツクアツプデータ記憶方法および装置

Info

Publication number: JPS6126155A
Application number: JP11129085A
Authority: JP
Inventors: ジヨン　イー．デイビス
Original assignee: Ampex Corp
Current assignee: Ampex Corp
Priority date: 1984-07-06
Filing date: 1985-05-23
Publication date: 1986-02-05
Also published as: EP0167322A2; CA1228929A; EP0167322A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の技術分野本発明は、主電源異常の間も作動可能なバックアップデ
ータ記憶装置を備えた非持久データ記憶装置に関するも
のである。更に詳細に述べれば・本発明は・シャドー記
憶装置が連続的に更新されて主記憶装置により記憶され
たデータの変化を示し、電源異常に際し主記憶装置のデ
ータのほんの僅かな部分のみがバックアップ電源を用い
て記憶されるだけでよいようにガっているバックアップ
データ記憶方法および装置に関するものである。

（２）先行技術についての説明多くのデータ処理適用例があるが、その場合主利用電源
異常の間非持久記憶装置すなわちデータ記憶装置に記憶
されているデータを保持することは、重要であシ、また
必須なことである。

重大な状況で、よく用いられるーっの方法として、短期
間のバッテリバックアップおよび補助−発電機を備え付
ける方法がある。該バッテリは、記憶されたデータの保
全を行なうと共に補助発電機を駆動するエンジンが始動
し、加速される。

この装置は、具合いが良い反面非常に高価なので、殆ん
どの場合実際に使用されていがい。

一般に用いられている別のデータ保護方法では、電源異
常に際しバッテリバックアップにのみ依存する。別のあ
る装置では、電源異常の間記憶されたデータの保全を行
なうのにバッテリバックアップが使用されている。しか
しながら、大型データ記憶装置は多量の電力を消費する
と共に、バッテリバックアップエネルギー容量には実際
上限界があシ、データ保持は数時間に制限される。電源
異常が数時間以上に渡シ続いた場合、重要なデータを喪
失してしまうことになる。

別の既知バッテリバックアップ方法としては、電源異常
の発生、に際し、バッテリ電力を用いてディスク駆動装
置のような持久記憶装置に非持久記憶装置のデータを「
ダンプ」する方法がある。大型記憶装置に対するデータ
を保持するには多量のエネルギーを要するので、実際の
バッテリサイズでは、−回、またはせいぜい二回の電源
異常発生に対してデータを保持するにすぎない。バック
アップバッテリは再充電することができるとしても、再
充電には、通常、少々くとも２４時間はかかる。しかし
ながら、電源異常は多重電源異常および再始動の急速な
シーケンスで発生す゛ることか珍しくない。データ保持
装置が適応しうる以上の電源異常が発生した場合、デー
タは喪失されてしまう。

（３）発明の概要本発明によるデータ記憶装置は、記憶制御装置ならびに
ホス）ＣＰＵ（中央処理装置）ノ（スを介してホス）　
ＣＰＵに結合された非持久主記憶装置と、バス監視回路
と、使用状態監視記憶装置と、バッテリバックアップを
備えた電源ノ（ツクアンプ装置と、および主記憶装置に
よって記憶されたデータを持久記憶装置で複製するよう
結合されたシャドー記憶バックアップ装置とを有してい
る。前記シャドー記憶バックアップ装置の持久ディスク
記憶を連続的に更新して非持久記憶装置により記憶され
たデータの変化を示すことによって、持久記憶装置のデ
ータは非持久記憶装置のデータとほぼ一致しｆｃままと
なる。

主利用電源に異常が発生した場合、主記憶装置のデータ
容量のｔｌんの僅かな部分が持久記憶装置に転送される
だけで、電力が停止する前に完全に更新されたコピーが
つくられる。その結果、はんの僅かなバッテリエネルギ
ー量で電源異常の際のデータバックアップが達成される
ことになシ、何回もの急速な電源異常および再始動シー
ケンスを実用的サイズのバックアップバッテリで処理す
ることができる。

前記バス監視回路は、非持久主記憶装置とのデータ通信
を行なうよう主記憶バスに結合されている。主記憶バス
により主記憶装置への書込みアクセスが行なわれる度毎
に、前記バス監視装置は主記憶アクセス表示出力を使用
状態監視記憶装置に書込む。

記憶マルチプレクサは、使用状態監視記憶装置、バス監
視回路、およびシャドー記憶バックアップ装置へのアク
セスを交互に反復サイクルで認めるが、該サイクルは、
主記憶装置への書込みアクセスがある度にバス監視回路
に使用状態監視記憶装置をアクセスさせるよう十分な周
波数で生ずる。

シャドー記憶バックアップ装置は、記憶マルチプレクサ
によって使用状態監視記憶装置へのアクセスが認められ
た期間中該使用状態監視記憶装置に繰シ返しアクセスし
て逐次使用状態監視記憶装置を読出す。シャドー記憶バ
ックアップ装置が何らの主記憶書込み表示出力も見い出
せないかぎシ、該シャドー記憶バックアップ装置はただ
次の逐次使用状態監視記憶装置の記憶場所を読出すだけ
である。しかしながら、主記憶装置のアクセス表示出力
が発見された場合、シャドー記憶バックアップ装置は、
前記表示出力に対応する主記憶装置の全記憶場所を読取
りその持久記憶装置に入れ、前記表示出力をクリアし、
次いで使用状態監視記憶装置の逐次読取シを回復する。

電源バックアップ装置内のＡＣ電力監視装置がさし迫る
電源異常を検出すると、電源バックアップ装置はシャド
ー記憶バックアップ装置に対し電源異常を表示し、主利
用電源からバッテリバックアップ電源に切換える。前記
シャドー記憶バックアップ装置は、電源異常表示出力に
応答して主記憶装置およびホス）　ＣＰＵ間のそれ以上
のデータ転送を禁止する電力停止モードに入シ、持久記
憶装置が更新されて使用状態監視記憶装置はその全体を
逐次読出され、主記憶装置の書込みアクセス表示出力が
見つけ出される主記憶装置の全記憶場所に記憶されたデ
ータを表示する。次いで、前記シャドー記憶バックアッ
プ装置は、バッテリ電源をほんの少し使用してＡＣ電源
線を監視する電力降下状態に入るよう電源バックアップ
装置に命令する。

主利用電源が回復すると、主記憶装置は持久記憶装置か
らのデータによって再び初期化され、主記憶装置および
ホス）ＣＰＵ間のデータ転送が再び作動される。持久デ
ータ記憶装置は電源異常に先立ち連続的に更新されてい
るので、金主記憶装置のデータの比較的僅かな部分のみ
がバッテリバックアップ電力を用いて持久記憶装置に転
送される。その結果、記憶装置が再び初期化されても、
バックアップバッテリには、依然として、更に何回かの
急速に断続する電源異常に適応する十分なエネルギー容
量が残されている。

（４）発明の実施例第１図に図示の本発明によるバックアップデータ記憶装
置１０には主記憶バス１４により記憶制御装置１６を介
してホス）ＣＰＵＩバス１８に結合されたＮＯ８非持久
主記憶装置１２が設けられている。ホストＣＰＵバス１
８は、記憶制御装置１６ならびにホス）ＣＰＵデニタ処
理システム間を接続する通常のデータ処理バスである。

一般に、前記記憶制御装置１６は、ホス）　ＣＰＵバス
１８およびバス要求回路２０間の記憶アクセス要求を調
整する単純なインターフェイス回路でもよい。

しかしながら、本実施例における記憶制御装置１６はホ
ス）ＣＰＵバス１８に対してディスク駆動制御装置の如
く構成されており、通常の直接記憶アクセス（ＤＭＡ）
能力を有すと共に円筒状ディスクサイドセクタディスク
駆動型アドレスならびに対応するランダムアクセスメモ
リ（ＲＡＭ）アドレスブロック間の変換を行なう通常の
回路を備えている。ホストＣＰＵバス１８により受信さ
れた読出しまたは書込み命令に応答して、記憶制御装置
１６は主記憶バス１４により非持久主記憶装置１２にア
クセスし、表示されたデータシーケンスの書込み、また
は読出しを行なう。主記憶装置１２）主記憶バス１４、
および記憶制御装置１６はディスク駆動装置の代替とし
て与えられているので、ホストＣＰＵバス１８によるメ
モリアクセスは、通常、一度に一つ以上の仮想ディスク
セクタに対応する主記憶装置１２の記憶場所シーケンス
に対して発生する。その結果、非持久主記憶装置は、通
常、逐次記憶場所ブロックでアクセスされる。逐次ブロ
ックアクセス化および改良されたシステムパーフォーマ
ンスを利用するため、非持久主記憶装置１２は通常の記
憶アドレスレジスタを有しているが、該記憶アドレスレ
ジスタは、開始アドレスによってロードされるか、また
は単に主記憶バス１４の一部分である増分信号の制御の
下に次の逐次アドレスに対して増分されるかのいずれか
が可能である。その結果、非持久主記憶装置１２に対し
て逐次データブロックを読出す、または書込む場合、記
憶制御装置１６は最初の記憶アドレス場所を前記主記憶
装置１２のアドレスレジスタに与えるだけでよい。その
後、記憶制御装置１６は、単に、主記憶装置１２内の各
連続記憶語の記憶場所に対して主記憶バス１４のアドレ
ス増分信号をオンにすればよい。増分する記憶アドレス
を使用することによって主記憶装置１２および記憶制御
装置１６間のデータ通信が簡素化され、主記憶装置１２
から読取られる、または該主記憶装置１２に書込まれる
各語について２２ビツトの記憶アドレスに与える必要が
なくなる。

主記憶装置１２は、夫々８０ビツトを有する４００万語
から成る最大構成で与えられておシ、通常の動的ＲＡＭ
　ＭＯ８記憶チップから作られていると共に、通常のア
ドレスデコーディング、リフレッシング、およびデータ
■１０バッファリングを有している。増分アドレスレジ
スタの使用は本発明に固有の必要条件ではなく、単に高
速アクセスディスク駆動装置の代替として主記憶装置１
２を使用することから生ずる便宜性によるものである。

記憶インターフェイスバックアップ装置２２は主記憶バ
ス１４と結合して非持久主記憶装置１２およびシャドー
記憶バックアップ装置２６内のＺ８０ベースによるマイ
クロプロセッサシステム２４間のインターフェイスを行
つ。

前記記憶インター７エイスバツクアツプ装置２２には記
憶読出し／書込み回路２８と、およびバス監視回路３０
とが備えられている。前記記憶読出し／書込み回路２８
は、マイクロプロセッサシステム２４に主記憶装置１２
内の語の記憶場所にあるデータを選択的に読出し、かつ
書込ませる前記マイクロプロセッサシステム２４および
主記憶バス１４間の通常の読出し／書込み記憶インター
フェイスを行なう。

バス監視回路３０は、記憶読出し／書込み回路２８に対
する話中信号として発生されるＬＯＣＡＬ　ＵＳＢ※信
号３２を作動入力として受信し、記憶読出し／書込み回
路２８が主記憶装置１２をアクセスしていない時は常に
バス監視回路３０を作動する。従って、バス監視回路３
０が作動して主記憶バス１４上の記憶制御装置１６なら
びに主記憶装置１２間のデータ転送を監視する。バス監
視回路３０は、主記憶装置１２内のアドレスレジスタの
内容を複製する増分可能々アドレスレジスタを備えてお
シ、主記憶装置１２のアドレスレジスタと同期してロー
ド、または増分され、バス監視回路アドレスレジスタは
非持久記憶装置１２のアドレスレジスタの内容を連続的
に示す。この複製アドレスレジスタは、各データアクセ
スと共に主記憶バス１４を介してアドレスを受信する従
来の主記憶装置１２には不用である。しかしながら、バ
ス監視回路３０は、主記憶装置１２に対する各書込み型
データ転送用アドレスについての情報を有していなけれ
ばならない。前記複製アドレスレジスタは、完全な記憶
アドレスを各データアクセスに対して転送せずに前記ア
ドレスレジスタ増分信号によって逐次記憶アドレスの場
所が表わされる特別な場合にこの情報を発生する。

バス監視回路３０は、記憶制御装置１６および主記憶装
置１２間の書込み型データ転送を検出する度に、メモリ
マルチプレクサ４２を介して使用状態監視記憶装置４０
へのアクセスを得た後輪理“１”を前記記憶装置４０に
書込む。

前記使用状態監視記憶装置４０は、ビットマツプされて
、該使用状態監視記憶装置４０内の各記憶場所、および
非持久主記憶装置１２内の語の記憶場所ブロック間の連
絡を行なう１６に×１ピットの単一チップ記憶装置であ
る。本実施例における前記使用状態監視記憶装置４０内
の各記憶場所は、非持久主記憶装置１２内の２５６８０
ビット語の記憶場所ブロックに対応する。

使用状態監視記憶装置４０のアドレスおよび主記憶装置
１２のアドレス間の機能的連絡は、ただ主記憶バス１４
から１４個の最上位アドレスビットを選択して主記憶装
置１２に入れ、使用状態監視記憶装置４０をアドレスす
るだけで達成される。主記憶装置１２をアクセスするの
に必要な２２ビツトアドレスの８個の最下位ビットは単
に打切られるか、または無視される。従って、バス監視
回路３０は、単に主記憶バス１４の一部分として延長し
ている、従来の読出し／書込み信号の書込み状態発生に
応答するだけの非常に単純な回路でもよい。書込み状態
がこの読出し／書込み信号に発生する度に、バス監視回
路３０が作動して記憶マルチプレクサ４２を介しアドレ
ス入力としてその複製アドレスレジスタの１４個の最上
位ビットを使用状態監視記憶装置４０に与え、アドレス
された記憶場所に単一ピッ）　Ｊｊｌを書込む。この動
作の結果、データが主記憶装置１２の記憶ブロックに書
込まれる度に、そのブロックに対応する使用状態監視記
憶装置４０の記憶場所に１′″が書込まれる。

通常の記憶アクセス手順において、記憶制御装置１６は
、ブロック内の各語の記憶場所、または主記憶装置１２
内のいくつかの逐次ブロック内の語の記憶場所全てにま
でデータを逐次書込む要求をホストｃ％バス１８により
受信する。

しかしながら、バス監視回路６０は非常に単純な態様で
与えられてもよく、バス監視回路３０内に保持されてい
る同一アドレスレジスタを更新するのに必要とされる以
外は逐次アクセスが行なわれているかどうかを記録する
必要はない。

従って、主記憶装置１２内の記憶ブロック内の２５６語
の記憶場所全てが連成書込まれる際、バス監視装置３０
は各シーケンス毎に２５６回使用状態監視記憶装置のそ
れに対応する単一の記憶場所に書込んでしかるべく対応
する。

記憶マルチプレクサ４２は、バス監視回路３０およびシ
ャドー記憶バックアップ装置２６双方に対して使用状態
監視記憶装置への頻繁なアクセスを保証すべく作動する
０記憶マルチプレクサ４２は、記憶制御装置１６によっ
て主記憶装置１２への書込みアクセスが行なわれる度に
バス監視回路３０に使用状態監視記憶装置４０へのアク
セスを行なわせる優先要求ベースまたは時分割多重ベー
スのような従来のいずれのベースでも作動できる。本例
の使用状態監視記憶装置４０は主記憶装置１２の２倍の
速さで作動し、その結果記憶マルチプレクサ４２が従来
の時分割多重ベースで作動するだけで主記憶装置１２の
各サイクル中監視回路３０およびシャドー記憶バックア
ップ装置２６双方に対して使用状態監視記憶装置４０の
１サイクルを利用するととができる。いずれの場合にお
いても、主記憶装置１２内の新規のデータブロックに対
して書込みアクセスが行なわれる度に、記憶マルチプレ
クサ４２は使用状態監視記憶装置４０へのアクセスをバ
ス監視回路４０にさせ、かつシャドー記憶バックアップ
装置２６は該使用状態監視記憶装置４０に頻繁にアクセ
スするようになっていれば十分である。前記使用状態監
視記憶装置４０へのシャドー記憶バックアップ装置２６
のアクセスが制限されればされるほど、本発明によるバ
ックアップデータ記憶装置１０の特徴である非常時電力
節約効果は低減する。

シャドー記憶バックアップ装置２６を更に詳しく説明す
る前に、電源バックアップ装置４４の動作を理解してお
くと有用である。前記電源バックアップ装置４４は、主
電源線５０として標準型６０Ｈｚ　ＡＣ電気利用動力を
受けるが、前記主電源線！：ＩＯは、ＡＣ電力監視装置
５２）電源５４、およびバッテリ５６と該バッテリを連
続的に再充電する、または該バッテリ上の充電を保持す
る適当な従来のＤＣ変換回路を介して連絡している。前
記ＡＣ電力監視装置５２は、入力利用電圧レベルに連続
的に対応する通常の電力監視回路である。入力電圧レベ
ルが選択された閾値以下に降下した場合、ＡＣ電力監視
回路５２は、マイクロプロセッサ２４、および電力制御
回路５８にも信号を印加する。ＡＣ電力監視回路５２は
、同様に、電源異常の後の適切な電力の復旧も表示する
。マイクロプロセッサ２４は、電源異常表示出力に応じ
てデータ保持および電源閉鎖モードを開始し、表示出力
の電力に応じてデータ回復動作モードを開始する。

電源５４には、本発明によるバックアツプデータ記憶装
置１０全体に使用されるＤＣ電圧レベル発生に必要な通
常のトランス、整流およびろ過回路が備え付けられてい
る。適当なＡＣ利用電力が主電源線５０から得られる限
シ、電源５４はこの利用可能な電力を利用する。しかし
ながら、主利用電源の異常が発生した場合、電源５４は
直ちにバックアップバッテリ５６から電力供給を受は始
める。

電力制御回路５８は、電源５４からの電力を受け、それ
をマイクロプロセッサ２４の制御ノ下に本発明によるバ
ックアップデータ記憶装置１０の残部に配電する。通常
の態様では、電力制御回路５８が、バックアップデータ
記憶装置１０内の種々構成要素に与えられる電力を正規
の動作を維持するのに必要な電力へ切換える。

例えば、ＡＣ利用電力が利用できる間、本発明によるバ
ックアップデータ記憶装置の全ての部分は付勢されてい
る。しかしながら、バッテリ５６からのバックアップ電
力で作動している間は、電流動作モードに必要な本発明
によるバックアップデータ記憶装置のそれらの部分のみ
が、利用可能なバックアップエネルギーを保持するため
に付勢される。ＡＣ電源異常に続くバッテリ付勢による
データ保持モードが完了すると、マイクロプロセッサ２
４はバス接続線６０を介して保持完了信号を電力制御回
路５８に印加する。

電力制御回路５８は、この保持完了信号に応答して、電
源５４、電力制御回路５８それ自体、およびＡＣ監視回
路５２を除くバックアップデータ記憶装置１０の全ての
部分への電力供給を停止する。前記回路のこの部分は予
備エネルギーを殆んど消費しないので、バックアップデ
ータ記憶装置１０は、利用電源異常が数日以上に渡って
も維持することができる。主電源線５０を介して利用電
力が復旧すると、ＡＣ電力監視装置５２はバス接続線６
０を介して電力制御回路５８およびマイクロプロセッサ
２４に信号を送る。この信号により、電力制御回路５８
はバックアツプデータ記憶装置１０全体への配電を回復
し、マイクロプロセッサ２４に対してリセットされてい
たパワーオンを開始するが、該マイクロプロセッサシス
テム２４は、次いで非持久主記憶装置１２に対してデー
タ初期化動作を開始し、次いでバックアップデータ記憶
装置１゜に対して正規の動作を可能にする。

シャドー記憶バックアップ装置２６には、２８０ベース
のマイクロプロセッサ２４の外に、本実施例ではウィン
チェスタディスク駆動装置６２形式で設けられた大型持
久データ記憶装置に前記マイクロプロセッサ２４を結合
するウィンチェスタディスク駆動制御装置６０が備えら
れている。前記ウィンチェスタディスク駆動装置６２は
、本実施例では４０メガバイトの容量を有する非持久主
記憶装置１２内の全データを記憶できるものでなければ
ならない。主記憶装置１２がそれよシ小さな構成で設け
られている場合、前記ウィンチェスタディスク駆動装置
６２の容量は少なくてもよい。更に、前記ディスク駆動
装置６２は、少なくとも４０メガバイトの容量を有する
単一の駆動機構として図示されているが、従来通り、二
つの２０メガバイトディスク駆動装置か、または適切な
記憶容量を有する他のいかなる適当な構成で備え付けら
れてもよい。図示されてはいないが、前記マイクロプロ
セッサ２４には、該システムの監視、データ保持ならび
にデータ回復機能の達成に必要な従来の命令ならびにス
クラッチパッドメモリ、および従来のバス駆動装置、イ
ンターフェイス回路、および割込み制御装置とが設けら
れている。

マイクロプロセッサ２４に対する動作シーケンスが第２
図に図示されている。動作開始に際し、主利用電源オン
によるものであろうと、該電線復旧によるものであろう
と、パワーオンリセット状態は、マイクロプロセッサ２
４に第２図に図示の如き初期化ルーチンを開始させる。

マイクロプロセッサ２４は、まず、バス接続線６０を介
して電源バッファ釣プ装置４４に命令を与え、バックア
ップデータ記憶装置１ｏのあらゆる部分に対して完全に
配電する。次に、マイクロプロセッサ２４は、バス接続
線７０を介してバス要求回路２０に命令を与え、記憶制
御装置１６に対して高位優先バス要求を行なう。

前記バス要求回路２０は標準バス要求インターフェイス
回路でアシ、マイクロプロセッサ２４によって命令され
たＣＰＵバス１８よシ高い優先度、または低い優先度の
いずれかの・（ス要求を行なうことができる。高位優先
バス要求は、マイクロプロセッサ２４およびバス要求回
路２０がホストＣＰＵバス１８からの要求で占められて
いない場合は直ちに、また該要求で占められている場合
は、初めて記憶制御装置１６がホストＣＰ、Ｕバス１８
によってクリアされた時に、記憶制御装置１６の制御を
受ける。高位優先要求は、ホストＣＰ、Ｕバス１８から
記憶制御装置１６へのそれ以上のいかなるアクセスも閉
鎖（ロック）するが、該要求はオンのままとなる。

記憶制御装置１６の制御を受けると、マイクロプロセッ
サ２４は、ウィンチェスタディスク駆動装置６２に記憶
された非持久主記憶装置１２０内容のバックアップイメ
ージコピーを該駆動装置６２から該主記憶装置１２にコ
ピーし始める。マイクロプロセッサ２４は、記憶制御装
置１６の制御を受けてホス）　ＣＰＵバス１８を閉鎖す
るが、主記憶装置１２へのデータ転送は主記憶バス１４
を介して直接行なわれ、記憶制御装置１６をバイパスす
る。前記転送は、ウィンチェスタ制御装置６２を介して
ウィンチェスタディスク駆動装置６８から内部ＲＡＭ　
（ランダムアクセスメモリ）マイクロプロセッサ２４へ
、次いで記憶読出し／書込み回路２８および主記憶バス
１４を介してマイクロプロセッサシステム２４から主記
憶装置１２へとブロック／ブロックベースで行なわれる
。前記記憶読出し／書込み回路２８は、単にマイクロプ
ロセッサ２４に非持久主記憶装置１２の読出しおよび書
込みを行なわせ゛る通常のインターフェースを主記憶バ
ス１４に与える０完全なバックアップ記憶データイメー
ジがウィンチェスタディスク駆動装置６２から主記憶装
置１２に転送されると、マイクロプロセッサ２４はバス
要求回路２０に命令して記憶制御装置１６を解放し、高
位優先バス要求を停止する。従って記憶制御袋Ｒ１６を
介すホス）ＣＰＵバス１８および主記憶装置１２間の正
規のデータ転送が作動される。記憶制御装置ｉ１６を解
放した後、マイクロプロセッサは第３図に図示の監視ル
ープに入る。

マイクロプロセッサシステム２４は、使用状態監視記憶
装置４０に対してアドレスレジスタを保持している。も
ちろん種々の構成が可能であるが、典型的な使用状態監
視記憶装置のアドレスレジスタを保持する技術としては
、マイクロプロセッサ２４の内部ＲＡＭ内の記憶場所を
利用する方法がある。次いで、使用状態監視記憶装置４
０へのアクセスが、このアドレス記憶場所を介し間接ア
ドレスモードを用いて行なわれる。いずれの場合におい
ても、監視ループにおけるマイクロプロセッサ２４は、
反復サイクルベースで使用状態監視記憶装置４０の１６
に記憶場所の夫々を逐次読出す。各記憶場所を読出すト
、該マイクロプロセッサは　＃　１１１データ状態の記
憶をテストする。使用状態監視記憶装置４０の交番サイ
クルでは、記憶マルチプレクサ４２によってバス監視回
路３０に対し前記使用状態監視記憶装置４０へのアクセ
スが認められることを想起されたい。書込みデータ転送
がホス）ＣＰＵバス１８および主記憶装置１２間に発生
した場合、バス監視回路３０は、主記憶装置１２が書込
まれた、主記憶装置のアドレスブロックに対応する使用
状態監視記憶装置４Ｑの記憶場所において、該使用状態
監視記憶装置４０に、、１１Ｉデータビツトを書込む。

従って、マイクロプロセッサ２４が“１″′に対する使
用状態監視記憶装置４０からのデータビットをテストし
て、アクセスされた場所に何らの“１′″も記憶されて
い々いことを確認した場合、主記憶装置１２の対応する
データブロックには何らのデータも書込まれなかったこ
とを意味する。次いでマイクロプロセッサ２４は、ただ
使用状態監視記憶アドレスを増分し、次の記憶場所を読
出し続けるだけとなる。

しかしながら、使用状態監視記憶装置４０の記憶場所を
アクセスし、マイクロプロセッサ２４がそこに記憶され
たＩｔ１＃を見つけ出した場合、主記憶装置１２の対応
するデータブロック内のある場所において該主記憶装置
にデータが書込まれたことを意味する。その結果、ディ
スク駆動装置６２に記憶された主記憶装置１２０バツク
アツプデータイメージは、このデータブロックに対して
主記憶装置１２に記憶されたデータともはや整合しない
。マイクロプロセッサ２４は、バス接続線７０およびバ
ス要求回路２０を介して低位優先バス要求を記憶制御装
置１６に与えてこの不一致に対応する。この低位優先バ
ス要求は、ホス）ＣＰＵバス１８によって受信される記
憶制御装置１６に対するいがなるバス要求にも割込みを
生じ力い。しかしながら、記憶制御装置１６がアイドル
状態に入ると、前記バス要求は直ちにバス要求回路２０
を介してマイクロプロセッサに返送される。

記憶制御装置１６の制御を受けると、マイクロプロセッ
サ２４は、次いで、使用状態監視記憶装置の最後にアク
セスされた記憶場所に対応する非持久主記憶装置１２の
２５６の記憶場所ブロックを該主記憶装置１２から読取
シ、ディスク駆動装置６２内の対応する記憶場所に入れ
始める。ディスク駆動装置６２によって記憶されたデー
タが完全たデータブロックで更新されると、バックアッ
プイメージデータコビーの完全性が前記ブロックに対し
て回復され、マイクロプロセッサ２４はバス要求回路２
０に命令して記憶制御装置をホスｌ−ＣＰＵバス１８に
解放し戻す。次いで、マイクロプロセッサ２４は使用状
態監視記憶装置内の現アドレスされた場所に論゛′理“
０″′を書込み、よってその記憶場所をクリアし、ディ
スク駆動装置６２によって記憶されたバックアップイメ
ージデータコビーは主記憶装置１２内の対応するデータ
ブロックを正確に表わすものであることを示す。次いで
マイクロプロセッサ２４は、使用状態監視記憶装置４０
内の各連続する記憶場所を読出す。プロセスを回復し、
′１＃データビットの記憶を捜し出すが、前記論理１デ
ータビツトは、そのイメージコピーがウィンチェスタデ
ィスク駆動装置６２内で最後に更新されてから非持久主
記憶装置１２によって記憶された対応するデータブロッ
クが変更されたことを示す出力である。

通常の場合、このプロセスは無期限に継続する。２５６
語のデータブロックが主記憶装置内で変更されると、バ
ス監視回路３０は、変更表示出力として使用状態監視記
憶装置４０内の対応するデータ記憶場所にパ１＃を書込
む。同時に、かつ半サイクル置きにマイクロプロセッサ
２４は使用状態監視記憶装置４ｏの逐次アドレス場所を
読出し、記憶されたｕ１′Ｈの数を捜し出す。

一つ捜し出す度に対応するウィンチェスタディスク駆動
装置６２内のイメージデータブロックを更新し、使用状
態監視記憶装［４０から″１″データビットをクリアす
る。その結果、ウィンチェスタディスク駆動装置６２内
の主記憶装置１２のデータのイメージデータコピーは、
ウィンチェスタディスク駆動装置６２の更新間にいかな
る遅延があっても、それにより主記憶装置１２のデータ
が変更されると連続して更新され、主記憶装置１２の変
化が使用状態監視記憶装置の対応する記憶場所に対して
“１”の記憶によって示される。

試験的な検査データによると、いずれの時点においても
、そのイメージがウィンチェスタディスク駆動装置６２
で更新されずに非持久主記憶装置１２で変更が行なわれ
たデータブロックは、四つ、または五つ以上もないよう
である。

その結果、主利用電源異常が発生すると、マイクロプロ
セッサ２４は、該利用電源異常の間、ウィンチェスタデ
ィスク駆動装置６２によって記憶されたイメージデータ
コピーが電源が停止する前に主記憶装置１２によって記
憶されたデータと正確に整合するようにするため主記憶
装置１２からウィンチェスタディスク駆動装置６２に前
記口つ、または五つのデータブロックを転送しさえすれ
ばよい。

非持久主記憶装置１２内の記憶場所およびウィンチェス
タディスク駆動装置６２内の記憶場所間のいずれの連絡
も利用することができると共に、本発明は、ウィンチェ
スタディスク駆動袋？ｔ６２内の五つの逐次セクタ、お
よび非持久主記憶装置１２内の２５６語のブロック間に
直接的相関関係を具合い良く与える。主記憶装置１２内
の４００万語の記憶場所が使用状態監視記憶装置４０内
の１６にの記憶場所によって分割されるとその結果は２
５６となるが、このことは、主記憶装置１２内の２５６
語の記憶場所ブロックが使用状態監視記憶装置４０内の
種々のアドレスの夫々に対応しなければなら々いことを
意味するということを想起されたい。主記憶装置１′２
に対する８０ビツトの語の長さとは、−語に対し８ビツ
トバイトが１０個あることを意味し、よって２５６語の
記憶場所ブロックは、２５６０バイトの情報を記憶する
。このことはウィンチェスタディスク駆動装置６２内の
五つの標準型５１２バイトセクタの記憶容量とびったシ
一致する。よって、ウィンチェスタディスク駆動装置６
２内の五つの逐次セクタおよび非持久主記憶装置１２内
の２５６語のブロック間で直接連絡を行なうのに具合い
が良い。

停電発生に際し、ＡＣ監視回路５２はマイクロプロセッ
サ２４に高位優先割込み要求として与えられるＬＯＷ　
ＰＯＷＥＲ信号をバス接続線６０を介して発生する。こ
の割込み要求は、直ちにマイクロプロセッサ２４に対し
て割込みを生じ、第４図に図示の電力損失割込みルーチ
ンを前記マイクロプロセッサシステムが実行し始めるよ
うにする。電力損失割込みルーチンに入ると、マイクロ
プロセッサ２４は、バス接続線７０およびバス要求回路
２０を介して高位優先バス要求を記憶制御装置１６に与
える。記憶制御装置１６に対するアクセスが得られると
、ホストＣＰＵバス１８を介すデータ転送は閉鎖され、
マイクロプロセッサ２４は使用状態監視記憶装置４０用
アドレスレジスタを“０”に設定し、その結果使用状態
監視記憶装置４０内のアドレスされた各記憶場所をちょ
うど一度だけシーケンスで読出すことができる。次いで
マイクロプロセッサ２４は、第６図に図示の監視ループ
とほぼ同じループに入る。使用状態監視記憶装置４０内
の逐次アドレスの夫々が読取られ、ウィンチェスタ駆動
装置６２の対応するイメージデータブロックが主記憶装
Ｎ１２によって記憶されたデータと一致しないことを示
す′１”データビットを捜し出す。

“１”が見つけ出されると直ちに、ディスク駆まれる。

１６に−１の最上位アドレスによって示されるように使
用状態監視記憶装置４０内の全記憶場所が読出された後
電力損失割込みが監視保持ループから出て、予備電源モ
ードに入るようバス接続線６０を介し電源バックアップ
装置４４に対して命令が与えられる。このモードで、電
力制御回路５８は、安全なデータ記憶を保持するのに必
要な構成要素を除くバックアップデータ記憶装置１０の
全回路に対し電力供給を停止し、電源線５０を介して主
利用電源の復旧に対応する。本実施例では、ＡＣ電力監
視装置５２と、および電力制御回路５８のある応答部分
とにのみ電力を保持する必要がある。一般に、本発明に
よるバックアップデータ記憶装置１０の他の部分にも特
定の制限により予備電力を必要とすることがある。例え
ば、ウィンチェスタディスク駆動装置６２の代わシに大
型ＣＭＯＳ記憶装置が持久記憶装置として設けられるこ
とになっている場合、前記ＣＭＯ８記憶装置に対し僅か
な予備電力を供給しなければならない場合もあるＯいずれの場合においても、電源異常の発生に際しほんの
僅かなデータブロックが非持久記憶装置に書込まれるだ
けなので、４００万語のデータ全てを非持久記憶装置１
２からディスク駆動装置６２または他の持久記憶装置へ
完全にコピーするのに通常必要とされる１５分から２０
分に及ぶ電力消費の代わシに、はんの数秒間バッテリ電
力が消費されるだけとなる。その結果、１０分から２０
分、またはそれ以上に及ぶ急速シーケンス電源異常が発
生しても本発明によるバックアップデータ記憶装置１０
は十分適応することができる。

それに対し従来のデータ記憶装置は、電源異常の発生に
際して持久記憶装置に主記憶装置１２のデータのバック
アップイメージを生ずるのに、バッテリ電源５６の殆ん
ど全ての電力を必要とし、かつ電源復旧に際しては、バ
ッテリ５６を利用電源から再充電するのに通常２４時間
もかかつてしまう。この時間内に、次の、すなわち後続
の電源異常が発生した場合、前記データ記憶装置は閉鎖
されるが、主記憶装置１２によって記憶されたデータの
正しいイメージで持久記憶装置を更新するにはバッテリ
５６のエネルギーでは不十分となる。従って大切なデー
異常の間記憶されたデータの保全を行なうシャドー記憶
バックアップ装置を備えた本発明によ憶方法および装置
について、上記の如く、図面を参照しながら説明してき
たが、本発明は上記説明に制限されるものではない。従
って、添付された本発明の特許請求事項の範囲内のいか
なる改変、変更、またはそれに相当する調整も本発明の
範囲に含まれるものと考える。

【図面の簡単な説明】

第１図は本発明によるシャドー記憶バックアップ装置を
有するバックアップデータ記憶装置を表わすブロック図
、第２図は初期化ルーチンを表わすフローチャート、第
３図は監視ループルーチンを表わすフローチャート・か
つ第４図は電力損失割込みルーチンを表わすフローチャ
ートである。図中、１０はバックアップデータ記憶装置、１２はＭＯ
８非持久主記憶装置、１４は主記憶バス、１６は記憶制
御装置、１８はホス）　ＣＰＵバス、２０はバス要求回
路、２２は記憶インター７エイスバツクアツプ装置、２
４はマ・イクロプロセッサ、２６はシャドー記憶バック
アップ装置、２８は記憶読出し／書込み回路、６０はバ
ス監視回路、３２は作動入力信号、４０は使用状態監視
記憶装置、４２は記憶マルチプレクサ、４４は電源バッ
クアップ装置、５ｏは主電源線、５２はＡＣ電力監視装
置、５４は電源、５６はバッテリ、５８は電力制御回路
、６ｏおよび７゜はバス接続線、６２はウィンチェスタ
ディスク駆動装置、を夫々示す。特許ａ［人　　　アムペックス　コーポレーションＦＩ
Ｇ、２

Claims

【特許請求の範囲】

（１）データを記憶する複数のアドレス可能な記憶場所
を有し、かつデータ処理装置と連絡すべく結合された一
次データ記憶装置内のデータを、複数のアドレス可能な
記憶場所を有する使用状態監視記憶装置およびシャドー
データ記憶装置とを用いてバックアップする方法におい
て、前記一次記憶装置の各アドレス可能な記憶場所を複
数の異なる記憶場所ブロックに割当てる段階と、前記各
記憶場所ブロックと前記使用状態監視記憶装置の異なる
アドレス可能な記憶場所間の連絡を成立させる段階と、
データが前記データ処理装置から前記一次データ記憶装
置のアドレス可能な記憶場所に書込まれる度に該データ
が書込まれる前記一次データ記憶装置内のアドレス可能
な記憶場所が割当てられる前記記憶場所ブロックに対応
して前記使用状態監視記憶装置の記憶場所に書込まれる
データ書込み表示出力を前記使用状態監視記憶装置に書
込む段階と、前記一次データ記憶装置の記憶場所ブロッ
クに対応する前記使用状態監視記憶装置のアドレス可能
な記憶場所を反復シーケンスで連続的に読出し、かつ前
記使用状態監視記憶装置内のいずれの所与の記憶場所か
らのデータ書込み表示出力も読出すと、直ちに（イ）前
記使用状態監視記憶装置の所与の記憶場所に対応する前
記記憶場所ブロックに割当てられたアドレス可能な記憶
場所において前記一次データ記憶装置により記憶された
全データを前記シャドーデータ記憶装置にコピーし、か
つ（ロ）前記使用状態監視記憶装置の前記所与の記憶場
所から前記データ書込み表示をクリアする段階とから構
成されていることを特徴とする上記バックアップデータ
記憶方法。
（２）特許請求の範囲第１項記載の方法において、前記
方法は一次電源からの電力の損失発生に際しデータ保持
シーケンスを実行する段階から更に構成されており、前
記段階は更に（イ）前記一次データ記憶装置およびデー
タ処理装置間のデータ通信を不作動にする段階と、（ロ
）前記使用状態監視記憶装置の各アドレス可能な記憶場
所を逐次読取り、かつ前記使用状態監視記憶装置のいず
れの所与の記憶場所からのデータ書込み表示出力も読出
すと直ちに前記使用状態監視記憶装置の所与の記憶場所
に対応する前記記憶場所ブロックに割当てられたアドレ
ス可能な記憶場所において前記一次データ記憶装置によ
って記憶された全データを前記シャドーデータ記憶装置
にコピーする段階と、および（ハ）前記一次電源からの
電力の復旧中前記一次データ記憶装置によって低減され
た電力が使用される電力保持モードを命令する段階とか
ら構成されていることを特徴とする上記バックアップデ
ータ記憶方法。
（３）特許請求の範囲第２項記載の方法において、前記
方法は更に前記一次電源からの電力の損失に続く主電源
からの電源復旧に際しデータ復旧シーケンスを実行する
段階から更に構成されており、前記データ復旧シーケン
スは更に（イ）前記一次データ記憶装置および前記デー
タ処理装置間のデータ通信を不作動にする段階と、（ロ
）前記一次データ記憶装置に前記シャドーデータ記憶装
置によって記憶された前記一次データ記憶装置のデータ
イメージをコピーする段階と、（ハ）前記一次データ記
憶装置およびデータ処理システム間のデータ通信を作動
する段階と、および（ニ）前記の連続的読出す段階を実
行する段階とから構成されていることを特徴とする上記
バックアップデータ記憶方法。
（４）バックアップデータ記憶装置において、前記装置
はＣＰＵバスを介して連絡するよう結合された非持久主
記憶装置と、使用状態監視記憶装置と、前記非持久主記
憶装置および前記ＣＰＵバス間のデータ転送を監視する
よう結合されると共に前記非持久主記憶装置および前記
ＣＰＵバス間の各書込み型データ転送に応答し、該デー
タ転送の表示出力を前記使用状態監視記憶装置で記憶す
るよう作動するバス監視装置と、持久データ記憶装置を
有し、データ転送表示出力に対して前記使用状態監視記
憶装置を連続的に探索し、前記表示出力を発見すると該
表示出力に応答して（イ）該表示出力の関連する記憶場
所に記憶されたいずれのデータも前記非持久主記憶装置
から読出す、（ロ）前記非持久主記憶装置から読出され
たデータを前記持久データ記憶装置に書込み、かつ（ハ
）前記使用状態監視記憶装置から前記表示出力を消去す
るシャドー記憶バックアップ装置とから構成されている
ことを特徴とする上記バックアップデータ記憶装置。
（５）特許請求の範囲第４項記載の装置において、前記
装置は利用電源に応答して前記非持久主記憶装置と、前
記使用状態監視記憶装置と、前記バス監視装置と、およ
び前記シャドー記憶バックアップ装置とに作動電力を与
えるよう結合されると共に利用電源異常に続く一定時間
の間前記データ記憶装置を動作可能に保持するための十
分なエネルギーを貯えたエネルギー源を有する電源バッ
クアップ装置から更に構成されていることを特徴とする
上記バックアップデータ記憶装置。
（６）特許請求の範囲第４項記載の装置において、前記
使用状態監視記憶装置内の各アドレス場所は前記主記憶
装置の所定の複数のアドレス場所に対応することを特徴
とする上記バックアップデータ記憶装置。
（７）特許請求の範囲第５項記載の装置において、前記
使用状態監視記憶装置によって記憶された各データビッ
トは前記主記憶装置内の所定の複数のアドレス場所に対
応することを特徴とする上記バックアップデータ記憶装
置。
（８）特許請求の範囲第７項記載の装置において、前記
主記憶装置の各アドレス場所は多ビット語を記憶するこ
とを特徴とする上記バックアップデータ記憶装置。
（９）特許請求の範囲第５項記載の装置において、前記
電源バックアップ装置は利用電源線の電力レベルが前記
バックアップデータ記憶装置の正規の動作を支持するに
は不十分な場合常に前記利用電源線の利用性を感知し、
電力損失表示信号を発生するよう結合されたＡＣ電力監
視装置を備えていることを特徴とする上記バックアップ
データ記憶装置。
（１０）特許請求の範囲第９項記載の装置において、前
記シャドー記憶バックアップ装置は前記電力損失表示信
号を受信すべく結合されており、該電力損失表示信号を
受信すると前記主記憶装置および前記ＣＰＵバス間のそ
れ以上のデータ転送を禁止し、前記使用状態監視記憶装
置を探索すると共に、データ転送の各表示出力に応答し
て前記持久データ記憶装置の前記表示出力に対応する前
記主記憶装置の全データを記憶し、かつ前記表示出力を
消去し、更に前記使用状態監視記憶装置が全データ転送
表示出力をクリアされると電力降下命令信号を発生して
前記エネルギー源により貯えられているエネルギーを保
持するため前記電源バックアップ装置に前記バックアッ
プデータ記憶装置への電力供給停止を命令するよう作動
することを特徴とする上記バックアップデータ記憶装置
。
（１１）特許請求の範囲第４項記載の装置において、前
記持久データ記憶装置は残留磁束型式の記憶装置である
ことを特徴とする上記バックアップデータ記憶装置。
（１２）特許請求の範囲第４項記載の装置において、前
記持久データ記憶装置はディスク駆動装置であることを
特徴とする上記バックアップデータ記憶装置。
（１３）特許請求の範囲第４項記載の装置において、前
記持久データ記憶装置は剛性磁気ディスクおよび少なく
とも一つの可動読出し／書込みヘッドを収容する密閉容
器を有する形式から成るディスク駆動装置であることを
特徴とする上記バックアップデータ記憶装置。
（１４）特許請求の範囲第４項記載の装置において、前
記装置は前記主記憶装置およびホストＣＰＵバス間に結
合された記憶制御装置から更に構成されており、ディス
ク駆動制御装置をシミュレートしてあたかも前記主記憶
装置がディスク駆動装置であるかのように前記ホストＣ
ＰＵバスおよび主記憶装置間のデータ転送を作動するこ
とを特徴とする上記バックアップデータ記憶装置。
（１５）バックアップデータ記憶装置において、前記装
置は複数のアドレス可能な記憶場所を有する非持久主記
憶装置と、前記主記憶装置およびＣＰＵバス間のデータ
通信を行なうよう結合された記憶制御装置と、各表示出
力を前記主記憶装置の所定の複数のアドレス可能な記憶
場所に対応させて前記主記憶装置の使用状態表示出力を
選択的に受信し、かつ記憶するよう結合された使用状態
監視記憶装置と、前記使用状態監視記憶装置、およびバ
ス監視回路またはシャドー記憶バックアップ装置間の連
絡を選択的に行なうよう結合された記憶マルチプレクサ
と、前記ホストＣＰＵバスを介して連絡する前記主記憶
装置および前記記憶制御装置間のデータ転送を監視する
よう結合されていると共に各書込み型データ転送に応答
して前記書込みデータ転送が発生する前記主記憶装置の
アドレス場所に対応する記憶装置使用状態表示出力を前
記使用状態監視記憶装置に記憶させるバス監視回路と、
割込み可能な電源から電力を受けるよう結合されると共
に一定期間割込み不可能な電源を有し、可能な場合は前
記割込み可能な電源から、その他の場合は前記割込み不
可能な電源から供給電力を受けて前記データ記憶装置に
電力を供給するよう作動し、かつ前記割込み可能な電源
を監視し、前記割込み可能な電源から得られる電力が前
記データ記憶装置を作動するのに適しているかどうかを
表示する電源信号を発生するよう結合された電力監視装
置を備えた電源バックアップ装置と、および持久データ
記憶装置を有し、前記記憶マルチプレクサおよび前記電
源信号に結合されて作動すると共に電源信号が適当な電
源の利用性を表示し、繰り返し使用状態監視記憶装置の
読出しアクセスを行なうことによって該使用状態監視記
憶装置に記憶された主記憶装置の使用状態の表示出力を
探索し、かつ記憶装置の使用状態表示出力を発見すると
直ちに該表示出力に対応する前記主記憶装置の全アドレ
ス場所からデータを読出すことによって前記表示出力に
対応して主記憶装置のデータにシャドー記憶動作を実行
し、前記持久データ記憶装置の対応する記憶場所に前記
データを書込み、かつ前記記憶装置の使用状態表示出力
を消去し、更に電源信号が適切な電力の非利用性を表示
し、前記主記憶装置およびＣＰＵバス間のそれ以上のデ
ータ転送を禁止する主記憶装置禁止信号を発生すると共
に、前記主記憶装置の使用状態表示出力に対する前記使
用状態監視記憶装置の各場所を探索し、各主記憶装置の
使用状態表示出力に対するシャドー記憶動作を実行し、
かつ前記バックアップデータ記憶装置に対して電力供給
停止を命令するシャドー記憶バックアップ装置とから構
成されていることを特徴とする上記バックアップデータ
記憶装置。
（１６）特許請求の範囲第１５項記載の装置において、
前記電源バックアップ装置は前記シャドー記憶バックア
ップ装置によって発生される電力停止命令に応答して前
記バックアップデータ記憶装置に対する配電を停止し、
かつ前記割込み可能な電源によって前記バックアップデ
ータ記憶装置を作動するための十分な電力が供給される
と常に電力停止に続き前記バックアップデータ記憶装置
に対する配電を再開するよう結合された電力制御回路を
備えていることを特徴とする上記バックアップデータ記
憶装置。
（１７）特許請求の範囲第１６項記載の装置において、
前記シャドー記憶バックアップ装置は更に配電停止に続
き配電が復旧されると作動して前記持久記憶装置からデ
ータを読出し、かつそれを前記主記憶装置に書込むこと
によって前記主記憶装置のデータ内容を回復し、次いで
前記主記憶装置および前記ＣＰＵバス間のデータ転送の
禁止を停止することを特徴とする上記バックアップデー
タ記憶装置。
（１８）特許請求の範囲第１５項記載の装置において、
前記装置は前記シャドー記憶バックアップ装置を前記記
憶制御装置に結合して作動すると共に適切な電力を利用
して前記シャドー記憶バックアップ装置からの主記憶ア
クセス要求に応答して前記主記憶装置へのアクセスに対
する比較的低い優先要求を前記記憶制御装置に与え、か
つ前記禁止信号に応答して前記主記憶装置へのアクセス
に対する前記記憶制御装置への最上位優先度要求を行な
うバス要求回路から更に構成されていることを特徴とす
る上記バックアップデータ記憶装置。
（１９）特許請求の範囲第１５項記載の装置において、
前記装置は前記シャドー記憶バックアップ装置および前
記主記憶装置間で結合されていると共に前記シャドー記
憶バックアップ装置からの読出しおよび書込み命令に応
答して前記主記憶装置に対してそこでのデータ転送に必
要なアドレスおよび制御信号を発生する記憶読出し／書
込み回路から更に構成されていることを特徴とする上記
バックアップデータ記憶装置。
（２０）データ処理装置とのデータ通信に対して接続さ
れ、割当てられた全てのアドレス可能な記憶場所によっ
て記憶された前記データを夫々含む複数の一次記憶デー
タブロックの一つに夫々割当てられている複数のアドレ
ス可能な記憶場所を有する一次データ記憶装置用バック
アップデータ記憶装置において、前記装置は前記データ
ブロックの一つと夫々所定の連絡を有する複数のアドレ
ス可能な記憶場所の夫々に書込み表示出力を記憶する手
段と、前記データ処理装置によって前記一次データ記憶
装置にデータが書込まれる度に該データが書込まれた一
次記憶データブロックに対応する記憶場所に記憶されて
いる書込み表示出力を記憶する手段に該書込み表示出力
を書込む手段と、夫々が一次記憶装置の異なるデータブ
ロックに対応する複数のバックアップデータブロックを
記憶する手段と、書込み表示出力を記憶する前記手段お
よび複数のバックアップデータブロックを記憶する前記
手段とのデータ通信に対して接続され、かつ前記一次デ
ータ記憶装置とのデータ通信に対しても接続して作動し
、書込み表示出力を記憶する前記手段の逐次アドレス可
能な記憶場所を連続的に読出し、現アドレスされた記憶
場所から書込み表示出力を読出すと複数のバックアップ
データブロックを記憶する前記手段によって記憶された
対応するバックアップデータブロックに対し対応する前
記一次記憶データブロックをコピーするデータ処理手段
とから構成されていることを特徴とする上記バックアッ
プデータ記憶装置。
（２１）特許請求の範囲第２０項記載の装置において、
前記データ処理手段は前記バックアップデータ記憶装置
に対する主電源異常に応答して（イ）前記一次データ記
憶装置ならびに前記データ処理装置間のデータ通信を不
作動にすべく接続可能となっている信号を発生し、（ロ
）書込み表示出力を記憶する前記手段のアドレス可能な
各記憶場所を逐次読出し、現アドレスされた場所から書
込み表示出力が読出される度毎に対応する前記一次記憶
装置のデータブロックを複数のバックアップデータブロ
ックを記憶する手段により記憶された対応するバックア
ップデータブロックにコピーし、かつ（ハ）前記一次デ
ータ記憶装置への配電を停止するよう命令する電力停止
信号を発生することによって一次データ記憶装置のデー
タを保持する手段を更に備えていることを特徴とする上
記バックアップデータ記憶装置。
（２２）特許請求の範囲第２１項記載の装置において、
前記データ処理手段は前記主電源からの電力復旧に応答
して（イ）前記一次データ記憶装置ならびに前記データ
処理装置間のデータ通信を不作動にすべく接続可能とな
っている前記信号を発生し、（ロ）各バックアップデー
タブロックを前記一次データ記憶装置によって記憶され
た対応する一次記憶データブロックにコピーし、かつ（
ハ）データ通信を不作動にすべく接続可能となっている
前記信号の発生を停止することによって一次データ記憶
装置のデータを回復する手段を更に備えていることを特
徴とする上記バックアップデータ記憶装置。
（２３）特許請求の範囲第２２項記載の装置において、
前記装置は前記主電源からの電力が利用可能な場合該電
力を受けるよう結合されていると共に、電力が前記主電
源から得られない場合使用される別の電源を有し、前記
一次記憶装置への電力を前記電力停止信号に応じてオフ
にし、該電力停止信号がない場合はオンにして前記一次
記憶装置への電力を供給すべく接続可能な電力切換え手
段を備えた電力供給手段から更に構成されていることを
特徴とする上記バックアップデータ記憶装置。