JPS61259573A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61259573A JPS61259573A JP10191685A JP10191685A JPS61259573A JP S61259573 A JPS61259573 A JP S61259573A JP 10191685 A JP10191685 A JP 10191685A JP 10191685 A JP10191685 A JP 10191685A JP S61259573 A JPS61259573 A JP S61259573A
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- Japan
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- gate electrode
- oxide film
- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に改良された
層間絶縁膜を有するＭＯＢ型半導体装置（ＭＯＳ−ＰＥ
Ｔ）の製造方法に関する。
層間絶縁膜を有するＭＯＢ型半導体装置（ＭＯＳ−ＰＥ
Ｔ）の製造方法に関する。
近年、半導体装置の高密度化、高集積化が進むにつれて
平坦化技術が多く用いられてきている。
平坦化技術が多く用いられてきている。
ＭＯＳ−ＦＢ’ｒ においては、薄いゲート電極の形
晟や層間絶縁膜の平坦化処理等が行なわれている。
晟や層間絶縁膜の平坦化処理等が行なわれている。
第２図は従来のＭＯＳ−ＦＥＴの要部断面面である。
第２図において、Ｐ型シリコン基板１の表面には、Ｎ型
不純物拡散によるソース・ドレイン領域２が形成されて
−り、更にゲート酸化膜３を介してドープドポリシリコ
ン膜４と高融点金属シリサイド、例えばタングステンシ
リ苺イド（ＷＳｉ２）膜５とからなるゲート電極６が形
成されている。
不純物拡散によるソース・ドレイン領域２が形成されて
−り、更にゲート酸化膜３を介してドープドポリシリコ
ン膜４と高融点金属シリサイド、例えばタングステンシ
リ苺イド（ＷＳｉ２）膜５とからなるゲート電極６が形
成されている。
そしｔ１ゲート□電極もの表面に薄い酸化膜７が形成さ
れたのち、全面ｉこリンシリケートガラス（Ｐ２Ｏ）
膜８が形成されている。
れたのち、全面ｉこリンシリケートガラス（Ｐ２Ｏ）
膜８が形成されている。
このように構成された従来のＭＯＳ−ＦＥＴにおいては
、ゲート電極６は薄いポリシリコン膜４と低抵抗化のた
めのＷ８ ｉ ｚ膜５とから形成され□るんめ、ゲニト
電極′６自体は薄くなり、しかもパターン精度が向上す
るため高密度化、高集積化に対しては有効であった。
、ゲート電極６は薄いポリシリコン膜４と低抵抗化のた
めのＷ８ ｉ ｚ膜５とから形成され□るんめ、ゲニト
電極′６自体は薄くなり、しかもパターン精度が向上す
るため高密度化、高集積化に対しては有効であった。
しかしながら、ゲート電極６を形成したのち、その表面
ｌこ薄い酸化膜７を、例えば熱酸化処理工程により形成
する場合、ゲート電極６を構成するＷＳ ｉ ２膜５が
はがれやすいという欠点があった。
ｌこ薄い酸化膜７を、例えば熱酸化処理工程により形成
する場合、ゲート電極６を構成するＷＳ ｉ ２膜５が
はがれやすいという欠点があった。
また、薄い酸化膜７を介してゲート電極６上にＰＳＧ膜
８を形成した場合、ゲート電極６の端部上に段差が形成
されるため、一般には熱処理を行ない、Ｐ８Ｇ膜８に流
動性を与えてこの段差部をなだらかにしている。しかし
この処理により、ゲート電極６端部におけるＰＳＧ膜８
が薄くなり、層間耐圧が低下するという欠点もあった。
８を形成した場合、ゲート電極６の端部上に段差が形成
されるため、一般には熱処理を行ない、Ｐ８Ｇ膜８に流
動性を与えてこの段差部をなだらかにしている。しかし
この処理により、ゲート電極６端部におけるＰＳＧ膜８
が薄くなり、層間耐圧が低下するという欠点もあった。
本発明の目的は、上記欠点を除去し、ゲート電極を構成
する高融点金属シリサイド膜のはがれを防止し、層間絶
縁膜の耐圧を向上させた信頼性の高い半導体装置の製造
方法を提供することにある。
する高融点金属シリサイド膜のはがれを防止し、層間絶
縁膜の耐圧を向上させた信頼性の高い半導体装置の製造
方法を提供することにある。
〔問題点を解決するための手段〕
本発明の半導体装置の製造方法は、半導体基板上にゲー
ト酸化膜を形成する工程と、このゲート酸化膜上に第１
のポリシリコン膜と高融点金属膜によるシリサイド膜の
２層構造のゲート電極を形成する工程と、半導体基板の
所定部分にソース・ドｊ／イン領域を形成する工程と、
全面に第２のポリシリコン膜を形成したのちこのポリシ
リコン膜を酸化して酸化膜に変える工程とを含んで構成
される。
ト酸化膜を形成する工程と、このゲート酸化膜上に第１
のポリシリコン膜と高融点金属膜によるシリサイド膜の
２層構造のゲート電極を形成する工程と、半導体基板の
所定部分にソース・ドｊ／イン領域を形成する工程と、
全面に第２のポリシリコン膜を形成したのちこのポリシ
リコン膜を酸化して酸化膜に変える工程とを含んで構成
される。
本発明によれば、ゲート電極上に形成されたポリシリコ
ン膜を酸化して酸化膜に変えるため、ゲート電極を構成
するＷＳｉ２膜がはがれることはない。またゲート電極
上に形成される層間絶縁膜は、この酸化膜とＰＳＧ膜と
で構成されるため、ゲート電極端部における耐圧は高く
なり信頼性は向上したものとなる。
ン膜を酸化して酸化膜に変えるため、ゲート電極を構成
するＷＳｉ２膜がはがれることはない。またゲート電極
上に形成される層間絶縁膜は、この酸化膜とＰＳＧ膜と
で構成されるため、ゲート電極端部における耐圧は高く
なり信頼性は向上したものとなる。
次に本発明の実施例を図面を用いて説明する。
第１図（ａｌないしくｄ）は本発明の一実施例を説明す
るための工程断面図である。
るための工程断面図である。
まず第１図（ａ）に示すように、１〜１００Ω・儂の抵
抗値を有するＰ型シリコン基板ｌｏ上に、熱酸化により
厚さ５００〜１０００Ｘのゲート酸化膜１１を形成する
。
抗値を有するＰ型シリコン基板ｌｏ上に、熱酸化により
厚さ５００〜１０００Ｘのゲート酸化膜１１を形成する
。
次にＣＶＤ法により厚さ約２０００にの第１のポリシリ
コン膜１２を形成した後、イオン注入法等によりリン（
Ｐ）を導入してその抵抗値を減少させる。更に全面に、
ＣＶＤ法により高融点金属膜、例えば厚さ約２ｏｏｏ＆
のＷ膜を形成したのち約６５０℃に加熱する。この熱処
理によりＷ膜はタングステンシリサイド（ＷＳ ｉ ｔ
）１３に変る。なお、Ｗ、Ｍｏ等の高融点金属膜の代
りにこれらのシリサイドＷ８ｉｚ、Ｍｏ８ｉｚ 等を
直接ＣＶＤ法により被着することも可能である。
コン膜１２を形成した後、イオン注入法等によりリン（
Ｐ）を導入してその抵抗値を減少させる。更に全面に、
ＣＶＤ法により高融点金属膜、例えば厚さ約２ｏｏｏ＆
のＷ膜を形成したのち約６５０℃に加熱する。この熱処
理によりＷ膜はタングステンシリサイド（ＷＳ ｉ ｔ
）１３に変る。なお、Ｗ、Ｍｏ等の高融点金属膜の代
りにこれらのシリサイドＷ８ｉｚ、Ｍｏ８ｉｚ 等を
直接ＣＶＤ法により被着することも可能である。
続いて、第１のポリシリコン膜１２とＷＳ ｉ ！膜１
３とをドライエツチング法を用いてパターニングし、ゲ
ート電極１４を形成する。
３とをドライエツチング法を用いてパターニングし、ゲ
ート電極１４を形成する。
次に第１図（１３）に示すように、全面にフォトレジス
ト膜１５を形成したのち、ソース・ド１〜イン形成予定
領域上のフォト１／シスト膜１５に開口を設け、イオン
注入法にまりＡｓ等のＮ型不純物を導大してシリコン基
板１０上にソース・ド１／イン領域１６を形成する。
ト膜１５を形成したのち、ソース・ド１〜イン形成予定
領域上のフォト１／シスト膜１５に開口を設け、イオン
注入法にまりＡｓ等のＮ型不純物を導大してシリコン基
板１０上にソース・ド１／イン領域１６を形成する。
次に第１図（Ｃ）に示すように、ＣＶＤ法により、全面
に厚さ５００〜１ｏｏｏλの第２のポリシリコン膜１６
を形成する。ＣＶＤ法により形成されたポリシリコン膜
の被覆性はよく、ゲート電極１４全面ｌこ均一な膜厚で
形成される。
に厚さ５００〜１ｏｏｏλの第２のポリシリコン膜１６
を形成する。ＣＶＤ法により形成されたポリシリコン膜
の被覆性はよく、ゲート電極１４全面ｌこ均一な膜厚で
形成される。
次に第１図（ｄ）に示すように、酸化雰囲気中で約９０
０℃に加熱し、第２のポリシリコン膜１６を酸化膜１７
に変換する。この熱処理においては、ゲート電極】４自
体はほとんど酸化されることはなく、またその表面は第
２のポリシリコン膜１６または酸化膜１７により覆われ
ているため、ゲート電極１４を構成するＷＳｉ２膜】３
がはがれることはない。
０℃に加熱し、第２のポリシリコン膜１６を酸化膜１７
に変換する。この熱処理においては、ゲート電極】４自
体はほとんど酸化されることはなく、またその表面は第
２のポリシリコン膜１６または酸化膜１７により覆われ
ているため、ゲート電極１４を構成するＷＳｉ２膜】３
がはがれることはない。
なお、この熱処理により同時にソース・ド１／イン領域
の押込みが行なわれる。
の押込みが行なわれる。
以下従来技術により全面にＰＳＧ膜１８を設けたのち、
Ｐ ８ （）膜１８と酸化膜１７０所定部分に開口を設
け、ＡＩ配線を形成してＭＯＳ−ＰＥＴ を完成させる
。
Ｐ ８ （）膜１８と酸化膜１７０所定部分に開口を設
け、ＡＩ配線を形成してＭＯＳ−ＰＥＴ を完成させる
。
Ｐ８Ｇ膜１８を設けるたのち、段差を平坦化するために
約１０００℃に加熱してＰＥＧ膜１８に流動性を４えた
場合、ゲート電極１４端部上のＰＳＧ膜１８は従来と同
様に薄くなるが、ゲート電極１４表面の酸化膜１７は流
動して薄くなることはない。従って、酸化膜１７とＰ８
Ｇ膜１８とで構成される層間絶縁膜の耐圧は低下するこ
とはなく、ＭＯＳ−ＦＥＴの信頼性は向上する。
約１０００℃に加熱してＰＥＧ膜１８に流動性を４えた
場合、ゲート電極１４端部上のＰＳＧ膜１８は従来と同
様に薄くなるが、ゲート電極１４表面の酸化膜１７は流
動して薄くなることはない。従って、酸化膜１７とＰ８
Ｇ膜１８とで構成される層間絶縁膜の耐圧は低下するこ
とはなく、ＭＯＳ−ＦＥＴの信頼性は向上する。
尚、上記実施例においては、Ｐ型シリコン基板上にＮ型
不純物を導入してソース・ドレイン領域を形成した場合
について説明したが、本発明はＮ型シリコン基板にＰ型
のソース・ドレイン領域を設けた場合にも適用されるこ
とは勿論である。
不純物を導入してソース・ドレイン領域を形成した場合
について説明したが、本発明はＮ型シリコン基板にＰ型
のソース・ドレイン領域を設けた場合にも適用されるこ
とは勿論である。
また高融点金属としてＷを用いた場合について説明した
が、Ｍｏ等他の金属を用いることも可能である。
が、Ｍｏ等他の金属を用いることも可能である。
以上詳細に説明したように、本発明によれば、ゲート電
極上に被着したポリシリコン膜を酸化して酸化膜に変え
ることにより、ゲート電極を構成する高融点金属シリサ
イド膜のはがれを防止すると共に、層間絶縁膜の耐圧の
向上した信頼性の高い半導体装置の製造方法が得られる
ので、その効果は大きい。
極上に被着したポリシリコン膜を酸化して酸化膜に変え
ることにより、ゲート電極を構成する高融点金属シリサ
イド膜のはがれを防止すると共に、層間絶縁膜の耐圧の
向上した信頼性の高い半導体装置の製造方法が得られる
ので、その効果は大きい。
第１図（ａ）ないしくｄ）は本発明の一実施例の製造方
法を説明するための工程断面図、第２図は従来のＭＯＳ
−ＦＥＴの製造方法を説明するための断面図である。 １・・・・・・シリコン基板、２・・・・・・ソースー
ト１ツイン領域、３・・・・・・ゲート酸化膜、４・・
−・・・ポリシリコン膜、５・・・・・・ＷＳｉｘ膜、
６・・・・・・ゲート電極、７・・・・・・薄い酸化膜
、８・・・・・・Ｐ２Ｏ膜、１０・・・・・・シリコン
基板、１１・・・・・・ゲート酸化膜、１２・・・・・
・第１のポリシリコン膜、１３・・・・・・ＷＳ ｉ
２膜、１４・・・・・・ゲート電極、１５・・・・・・
フォトレジスト膜、１６・・・・・・ソース・ドレイン
領域、１７・・・・・・酸化膜、１８・・・・・・Ｐ２
Ｏ膜。
法を説明するための工程断面図、第２図は従来のＭＯＳ
−ＦＥＴの製造方法を説明するための断面図である。 １・・・・・・シリコン基板、２・・・・・・ソースー
ト１ツイン領域、３・・・・・・ゲート酸化膜、４・・
−・・・ポリシリコン膜、５・・・・・・ＷＳｉｘ膜、
６・・・・・・ゲート電極、７・・・・・・薄い酸化膜
、８・・・・・・Ｐ２Ｏ膜、１０・・・・・・シリコン
基板、１１・・・・・・ゲート酸化膜、１２・・・・・
・第１のポリシリコン膜、１３・・・・・・ＷＳ ｉ
２膜、１４・・・・・・ゲート電極、１５・・・・・・
フォトレジスト膜、１６・・・・・・ソース・ドレイン
領域、１７・・・・・・酸化膜、１８・・・・・・Ｐ２
Ｏ膜。
Claims (1)
- 半導体基板上にゲート酸化膜を形成する工程と、該ゲー
ト酸化膜上に第１のポリシリコン膜と高融点金属による
シリサイド膜の２層構造のゲート電極を形成する工程と
、前記半導体基板の所定部分にソース・ドレイン領域を
形成する工程と、全面に第２のポリシリコン膜を形成し
たのち該第２のポリシリコン膜を酸化して酸化膜に変え
る工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10191685A JPS61259573A (ja) | 1985-05-14 | 1985-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10191685A JPS61259573A (ja) | 1985-05-14 | 1985-05-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61259573A true JPS61259573A (ja) | 1986-11-17 |
Family
ID=14313231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10191685A Pending JPS61259573A (ja) | 1985-05-14 | 1985-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61259573A (ja) |
-
1985
- 1985-05-14 JP JP10191685A patent/JPS61259573A/ja active Pending
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