JPS61259526A - ドライエツチング装置 - Google Patents
ドライエツチング装置Info
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- JPS61259526A JPS61259526A JP10192885A JP10192885A JPS61259526A JP S61259526 A JPS61259526 A JP S61259526A JP 10192885 A JP10192885 A JP 10192885A JP 10192885 A JP10192885 A JP 10192885A JP S61259526 A JPS61259526 A JP S61259526A
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- JP
- Japan
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- etching
- substrates
- anode
- semiconductor substrate
- dry etching
- Prior art date
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- Pending
Links
- 238000001312 dry etching Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000000428 dust Substances 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置製造装置に関し、特にドライエツチ
ング装置において、複数の半導体基板を表面下向きに置
いた状態でエツチングする機構に関するものである。
ング装置において、複数の半導体基板を表面下向きに置
いた状態でエツチングする機構に関するものである。
〔従来の技術〕１
従来、半導体装置製造等に用いるドライエツチング装置
は、平行平板電極の下部電極の上に半導体基板を表面上
向きに置いた状態で電極に高周波電圧を印加し、エツチ
ング室内に導入したガスを励起してプラズマを発生させ
エツチングを行っていた。
は、平行平板電極の下部電極の上に半導体基板を表面上
向きに置いた状態で電極に高周波電圧を印加し、エツチ
ング室内に導入したガスを励起してプラズマを発生させ
エツチングを行っていた。
〔発明が解決【２ようとする問題点〕
このドライエツチング装置では、半導体基板が表面上向
きに置かれた状態でエツチングを行なうため、反応や機
械的動作により発生した塵埃が半導体基板上に落ち堆積
する。これにより、被エツチング膜が均一にエツチング
されなかったシ、塵埃下に所望のパターンができなかっ
たシして、半導体装置の歩留、品質を低下させていた。
きに置かれた状態でエツチングを行なうため、反応や機
械的動作により発生した塵埃が半導体基板上に落ち堆積
する。これにより、被エツチング膜が均一にエツチング
されなかったシ、塵埃下に所望のパターンができなかっ
たシして、半導体装置の歩留、品質を低下させていた。
本発明の特徴は、エツチング室内を真空ポンプにより真
空に保ち、高周波電圧を印加し、導入しだガスを励起し
てプラズマを発生させ、半導体基板表面をエツチングす
るドライエツチング装置において、半導体基板より若干
小さい開口を複数あけた上部電極を有し、該上部電極上
の開口部に複数の半導体基板を表面下向きにして搭載し
、電極下面に露出した半導体基板表面をエツチングする
機構を有することにある。ここで若干小さい開口とは半
導体基板（半導体ウェハー）のエツチング作用を必要と
しない周辺部を支え、エツチング作用を必要とする半導
体基板の大部分は露出せる程度の開口をいう。
空に保ち、高周波電圧を印加し、導入しだガスを励起し
てプラズマを発生させ、半導体基板表面をエツチングす
るドライエツチング装置において、半導体基板より若干
小さい開口を複数あけた上部電極を有し、該上部電極上
の開口部に複数の半導体基板を表面下向きにして搭載し
、電極下面に露出した半導体基板表面をエツチングする
機構を有することにある。ここで若干小さい開口とは半
導体基板（半導体ウェハー）のエツチング作用を必要と
しない周辺部を支え、エツチング作用を必要とする半導
体基板の大部分は露出せる程度の開口をいう。
次に、本発明の一実施例につき図面を用いて説明する。
第１図は本発明の一実施例を説明するだめのドライエツ
チング装置の模式的断面図である。この実施例のドライ
エツチング装置は、再ッチング室１、陰極２と半導体基
板８より若干小さな開口９を複数あけた陽極３をもつ。
チング装置の模式的断面図である。この実施例のドライ
エツチング装置は、再ッチング室１、陰極２と半導体基
板８より若干小さな開口９を複数あけた陽極３をもつ。
エツチング室１は排気口４を介して真空ポンプ５に接続
しておき、さらにガス導入口６を有する。咬だ、陰極２
は高周波電源７に接続し、陽極３は接地する該陽極３上
の開口９部に複数の半導体基板８を表面下向きにして搭
載１２、陽極３下面に露出しだ半導体基板８表面をエツ
チングすることにょシ、半導体基板８表面を下向きに１
５．た状態でエツチングできる。
しておき、さらにガス導入口６を有する。咬だ、陰極２
は高周波電源７に接続し、陽極３は接地する該陽極３上
の開口９部に複数の半導体基板８を表面下向きにして搭
載１２、陽極３下面に露出しだ半導体基板８表面をエツ
チングすることにょシ、半導体基板８表面を下向きに１
５．た状態でエツチングできる。
この実施例によれば、反応や機械的動作にょ多発生した
塵埃が半導体基板表面に落ち堆積することなし７にエツ
チングでき、微細パターンの加工が歩留、品質の低下な
く行なわれる。
塵埃が半導体基板表面に落ち堆積することなし７にエツ
チングでき、微細パターンの加工が歩留、品質の低下な
く行なわれる。
上述の実施例において、電極の極性は逆にできるし、電
極上開口部の数は自由に選択できる。
極上開口部の数は自由に選択できる。
第１図は本発明の一実施例を示した模式的断面図である
。 尚、図において、 １・・・・・・エツチング室、２・・・・・・陰極、３
・山・・陽極、４・・・・・・排気口、訃・・・・−真
空ポンプ、６・川・・ガス導入口、７・・・・・・高周
波電源、８・・・−・・半導体基板、９・・・・・・開
口である。
。 尚、図において、 １・・・・・・エツチング室、２・・・・・・陰極、３
・山・・陽極、４・・・・・・排気口、訃・・・・−真
空ポンプ、６・川・・ガス導入口、７・・・・・・高周
波電源、８・・・−・・半導体基板、９・・・・・・開
口である。
Claims (1)
- エッチング室内を真空に保ち、平行平板電極に高周波の
電圧を印加し、導入したガスを励起してプラズマを発生
させ半導体基板表面をエッチングするドライエッチング
装置において、半導体基板より若干小さい開口を複数あ
けた上部電極を有し、該上部電極上の開口部に複数の半
導体基板を表面下向きにしてそれぞれ搭載し、電極下面
に露出した半導体基板表面をエッチングする機構を有す
ることを特徴とするドライエッチング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10192885A JPS61259526A (ja) | 1985-05-14 | 1985-05-14 | ドライエツチング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10192885A JPS61259526A (ja) | 1985-05-14 | 1985-05-14 | ドライエツチング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61259526A true JPS61259526A (ja) | 1986-11-17 |
Family
ID=14313571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10192885A Pending JPS61259526A (ja) | 1985-05-14 | 1985-05-14 | ドライエツチング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61259526A (ja) |
-
1985
- 1985-05-14 JP JP10192885A patent/JPS61259526A/ja active Pending
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