JPS6125252A - 論理システムの故障あるいは正常機能のシユミレーシヨン装置 - Google Patents

論理システムの故障あるいは正常機能のシユミレーシヨン装置

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JPS6125252A
JPS6125252A JP14644085A JP14644085A JPS6125252A JP S6125252 A JPS6125252 A JP S6125252A JP 14644085 A JP14644085 A JP 14644085A JP 14644085 A JP14644085 A JP 14644085A JP S6125252 A JPS6125252 A JP S6125252A
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gate
simulation
input
signal
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JP14644085A
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アンドレ・ラヴイロン
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  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、論理システムの故障あるいは正常な機能をシ
ミュレートする装置に係わる。この装置は相育接続され
た複数個の論理構成要素を含むシステムを、前記構成要
素の故障あるいは修復といった事象のシミュレーション
によってシミュレートし得、その際前記事象はレベ、ル
0及びレベル1の論理信号の組合せによって逐次シミュ
レートされる。上記21mのシミュレーション信号の組
食せを決定することによって、システムの1個以上の構
成要素の故障あるいは正常機能状態の、システム自体の
故障または正常機能を導く組合せがもたらされ得る。
機械的、液圧式等のシステムの故障あるいは正常機能を
シミュレートするには普通当該システムを、システムの
構成要素と等価である複数個の論理手段を含むシミュレ
ーション装置に置換えなければならないことは公知であ
る。上記論理手段は各々シミュレーション入力を含み、
これらの入力にシステム構成要素の、シミコーレーショ
ンが企図される故障かまたは正常機能を表わす論理状態
をそれぞれ有するシミュレーション信号が与えられる。
複数個の論理手段は、複数個の構成要素の故障あるいは
正常機能をシミュレートすることによって得られる信号
が1個の、前記手段共通の出力において、シミュレート
されるシステムの故障状態あるいは正常機能状態を表わ
す論理状態を有するように相互接続される。
即ち、本発明による装置社機能可能なあらゆるシステム
を、レベル0あるい伏10組合された論理信号を逐次受
信することによってシミュレートし得る。
システム構成要素の故障あるいは正常機能が同時に発生
する信号によっても、また個別に発生する信号によって
もシミュレートされ得ることは公知である。システムの
故障ti、シミュレーション装置の複数個の入力にレベ
ル0あるいはレベルlの信号を与えて当該システムの、
前記入力に関連する構成要素の故障(破損)あるいは正
常機能(修復)をシミュレートすることによって調査さ
れる。シミュレーション装置の入力に与えられる論理シ
ミュレーション信号の各組合せについてシミュレーショ
ン装置の応答(該装置の出力信号の論理レベルが0であ
るか1であるか)が解析され、論理信号の当該組合せが
シス;ムの故障を示唆するものであるかどうかが判定さ
れる。レベルOあるいは1の論理信号の一連の組合せと
それらに対するシミュレーション装置の応答とによって
、シミュレートされるシステムの信頼性が解析され得る
上述のようなシミュレーション装置は特に原子力発電所
、航空機、油田調査システム等において、即ち高度に信
頼性の、従ってそのために冗長チャネルを具備した保安
システムあるいは制御システムが用いられなければなら
ない場合に有用である。
上記冗長チャネルは、一つのチャネルの構成要素のいず
れかが故障してもシステムが望ましい保安動作あるいは
制御動作を起こす妨げとならないことを保証し得る。ま
た、冗長チャネルによって一つ以上のチャネルが、望ま
しい保安動作あるいは制御動作を妨げることなく修理あ
るいは検査され得る。
安全あるいは制御システムの信頼性の解析には様々な方
法が用いられてきた。残念ながら、それらの方法は通常
いわゆる”故障の木”の原理を用い、この原理によれば
検査されるべきシステムが複雑である場合には火星のコ
ンピュータが必要となる。このような難点は% 198
0年4月に発行された信頼性についてのI EEE会報
(IEItransactions on Re1ia
bllity )第R29号の第2ページ〜第9ページ
に発表されたビー・ケイ・アンドウ(P、に、ANDO
W)による論文[加ニブラントの故障の木解析の問題点
(Difficulties in faulttre
e analysis for process pl
ant)Jに述べられている。
システムの故障の木に基づいて実施される該システムの
信頼性解析に生起する問題点は、解析されるべきシステ
ムと等価であるワイヤ接続された複数個のシミュレーシ
ョン装置乃至回路を用いることによって克服され得る。
上記のような回路は例えば、1981年5月に電力研究
所(the ElectricPower Re5ea
rch In5titute)によって発行された雑誌
EPRI−NP−T1570の第1号及び第2号に発表
された論文[故障の木解析法の証明(Verifica
tionof fault tree analysi
s) Jに記載されている。
この論文に記載されたシミ・ニレ−ジョン装置乃至回路
によって、システムの故障の木の設計は回避され得る。
しかし、上記装置乃至回路はせいぜい20個の構成要素
を有するシステムの信頼性しか調と得す、その性能は非
常に限られている。
最近、システムの信頼性をシミュレーション回路乃至装
置に基づいて調査するうえで有用な、論理信号を組合せ
て発信する信号発生器が開発された。この信号発生器は
、1979年3月にイングランド(England )
のバーミンガム(B i rmi ngham )にお
いて発行された「第2口金国信頼性会議(2ndNat
lonal Re1fabi11ty Confere
nce) J FI+ 2巻の第6C/4/1ページ〜
第6C/4/10ページにエイ・レイヴイラン(A、L
AVIRON)によって発表された論文rESCAF−
故障シミュレーション及び信頼性計算デバイス(ESC
AF −Failuresimulation and
 reliab111t7 aalculatlon 
device)Jに記載されている。論理信号を組合せ
て発信する上記信号発生器は、複雑なシステムの信頼性
を論理シミュレーション回路乃至装置を介して調査する
仁とを可能にする。この信号発生器はその出力のうちの
N個において、P個のレベル1の論理信号とN−P個の
レベル0の論理信号このあらゆる可能な組合せを発信す
る。発生された論理信号はシミュレーション装置の構成
要素の入力に所望の信頼性テストに応じて与えられ、シ
ステムの各構成要素の正常機能(装置構成要素の入力に
与えられる該信号の論理レベルがOの場合)か、または
故障(該信号の論理レベルが1の場合)をシミュレート
する。シミュレートされるシステムの1個以上の構成要
素の故障あるいは正常機能をシミュレートするこれらの
論理信号によって、シミュレートされた1個以上のシス
テム構成要素の故障あるいは正常機能がシステム自体の
故障(破損)をもたらすものであるか、それとも正常機
能(修復)をもたらすものであるかがシミュレーション
装置の出力において観察され得る。上述した信号発生器
は、同時に生起する事象(システム構成要素の故障ある
いは正常機能)のシミュレーションしか可能にせず、事
象の生起順序が重要視されない調査に用いるのに適して
いる。この信号発生器は、大型コンピュータ(例えば 
CRAY  I型)を使用する方法より明らかに優れた
シミュレーション方法を提供するが、連続的に、即ち逐
次生起する事象(システム構成要素の故障あるいは正常
機能)をシミュレートすることはなお実現し得ない。し
かし、システムの信頼性を調べる際には、逐次生じる故
障状態あるいは正常機能状態をシミュレートすることが
しばしば必要でありJその際事象の生起順序が信頼性調
査にとって非常に重要となる。
この場合、上述の信号発生器を用いて実施されるシミュ
レーション技術(故障の木)は採用され得ない。
更に、上述した公知諸技術においてはマルコフ・ダイヤ
グラムを作成しなければならず、このダイヤグラムは通
常非常に複雑で、構成要素の多いシステムについては作
成し得ない。
最近、組合された論理信号を逐次発信する信号発生器が
開発され゛、この信号発生器は本願出願人によって本願
と同日付で出願されたフランス特許出願第84 105
15号に記載されている。この信号発生器によって1組
合されたシミュレーション信号が逐次発信され得る。
(以下余白) 発明の概要 上記のような信号逐次発生器この結合により、 一本発
明によるシミュレーション装置は、複数個のシステム構
成要素の故障状態あるいは正常機能状態が逐次生起する
システムの故障おるいは正常機能をシミュレートし得る
。本発明装置は公知シミュレーション装置の限界(せい
ぜい20個の構成要素を有するシステムしかシミュレー
トし得ない)を凌ぎ、80個までの構成要素を有するシ
ステムをシミュレートし得る。後段に規定する一定の条
件下に、本発明装置は警報を発し得、また該装置自体の
入力に与えられたシミュレーション信号の組合せが所期
の組合せに相当しない場合、そのシミュレーション信号
の組合せがキャンセルされるべきであることを指示する
こともできる。
従って本発明線、相互接続された複数個の構成要素C1
′tl−含むシステムの故障あるいは正常な機能を前記
構成要素C1の、ある一定の組食せで逐次生起する故障
あるいは修復といった事象のシミュレーションによって
シミュレートする装置に係わり、この装置り各々少なく
とも1個のシミュレート“ヨン出力81j並びに少なく
とも1個のシミュレーション人力Elkを有する複数個
のシミュレーション手段Miと、シミュレートされる論
理システムの構成要素Ciの相互接続を表わす論理に従
って前記シミュレーション手段M1を相互接続する手段
工とを含み、各シミュレーション手段M、はシミュレー
トされるべきシステム構成要素C1を有する論理アセン
ブリでID、構成要素Ciの正常機能あるいは故障状態
はシミュレーション手段M1の少なくとも1個のシミュ
レーション出力Sgにおいて得られる信号によって表わ
され、この信号性当該構成要素C1の正常機能または故
障にそれぞれ対応する第一あるいは第二の論理状態を有
し、各シミュレーション人力Eikの受信する、シミュ
レートされる事象に対応する状態を有する論理シミュレ
ーション信号は当該シミュレーション人力Eikに対応
するシミュレーション出力Sljの信号の状態をあるい
は変更し得、また前記相互接続手段■はシミュレートさ
れるシステムの正常機能あるいは故障を表わす論理状態
を有する信号を送出する出力Sを有することを特徴とす
る。
別の特徴によれば、本発明装置は複数個のシミュレーシ
ョン手段Mlと接続されたキャンセル手段■をも含み、
このキャンセル手段vはシミュレーション人力Eikに
与えられる論理信号の組合せのうち所望の組合せに相当
しないものを総てキャンセルする信号INVALCOM
Bを発生する。
別の特徴によれば、上記キャンセル手段■は相互接続手
段■とも接続されている。
別の特徴によれば、各場合における各シミュレーション
手段M1は2個の入力を有するシミュレーションAND
ゲートと、2個の入力を有するシミュレーションORゲ
ートと、マルチプレクサと、Dフリップ70ツブとを含
み、前記ANDゲートの一方の入力はシミュレーション
インバータの出力と接続されており、このインバータの
入力は関連構成要素C,の故障を表わす論理状態のシミ
ュレーション信号を受信し得、前記ORゲートの一方の
入力は関連構成要素C8の正常機能を表わす論理状態の
シミュレーション信号を受信し得、また該ORゲートの
他方の入力はシミュレーションANDゲートの出力と接
続されており、マルチプレクサの入力の一つはシミュレ
ーションORゲートの出力と接続されており、また該マ
ルチプレクサの別の一つの入力は初期化信号を受信し、
Dフリップフロップの入力りは前記マルチプレクサの出
力と接続されており、またそのクロック入力CKはクロ
ックツqルスを受信し、更に該フリップフロップの出力
QはシミュレーションANDゲートの他方の入力に接続
されており、前記出力Qは当該シミュレーション手段M
1のシミュレーション出力Sljを構成している。
別の特徴によれば、キャンセル手段Vは各シミュレーシ
ョン手段Miについて1個のキャンセル回路を含み、こ
の回路は2個の入力を有する第一のANDゲートと、イ
ンバータと、第二のANDゲートと、出力ORゲートと
を有し、菖−のANDゲートの一方の入力Elkは関連
構成要素Ciの故障を表わす状態を有するシミュレーシ
ョン信号を受信し得、インバータの入力は関連シミュレ
ーショ:4一段MiのDフリップ70ツゾの出力Qと接
続されており、また該インバータの出力は第一のAND
ゲートの他方の入力に接続されており、第二のANDゲ
ートの一方の入力は関連構成要素C1の正常機能を表わ
す状態を有するシミュレーション信号を受信し得、また
その他方の入力は前記Dフリップ70ツゾの出力Qと接
続されており、出力ORゲートの2個の入力の一方は第
一のANDゲートの出力と、他方は第二のANDゲート
の出力とそれぞれ接続されており、前記キャンセル手段
Vは更にキャンセル0RIf−)をも含み、このORゲ
ートの複数個の入力は各キャンセル回路の出力ORゲー
トの出力とそれぞれ接続されており、またキャンセルO
Rゲートの出力は場合によってキャンセル信号INVA
LCOMBを送出する。
本発明を、非一定的な具体例並びに添付図面に基づき以
下に詳述する。
好ましい具体例の詳細な説明 第1図は、本発明装置によってシミュレートされ得る、
3個の構成要素CいC2、C3を有するシステムを図式
的に示す。このシステムにおいて、構成要素C2は専ら
、構成要素C1の機能を監視するアセンブリから成るも
のとする。この監視装置は、構成要素C1が故障状態の
時論理レベル1の警報信号を、例えけ出力Aにおいて発
信する。
図示したシステムにおいて更に、構成要素C1とC8と
はORゲート4を介して相互接続され、6Rゲ−ト4は
構成要素C1あるいは構成要素C3が正常機能状態にあ
る時論理レベル1の信号を該ゲート4自体の出力におい
て発信するものとする。
この具体例において警報信号は、構成要素C1が故障状
態となシ(出力信号が論理状態0を有する)、かつ監視
装置C3が故障していない場合に監視装置C3の出力A
において発信される。しかし、構成要素C1ヲ監視する
構成要素C1が構成要素C8よシも先に故障状態となり
、かつ構成要素C8が故障していない場合には警報は発
せられず、その際構成要素C0が故障している恐れがあ
るが、実際上の監視装置C3が故障状態にあるためその
点は判然としない。警報信号の発生を確実にするには、
構成要素C1、C,、C3f:相互接続する手段を用い
さえすればよく、該相互接続手段はインバータ5、AN
Dゲート6及びORゲート7を含む。
インバータ5の入力は構成要素C3の出力と接続されて
いる。インバータ5の出力は、ANDゲート6の一方の
入力に接続されている。ゲート6の他方の入力は監視装
置C!の出力と接続されている。ANDゲート6の出力
は〜構成要素C1が故障の時警報信号を送出し、また該
出力はORゲート7の一方の入力に接続されている。ゲ
ート7の他方の入力はORゲート4の出力と接続されて
いる。ORゲート7の出力Sは、先に述べた出力Sを構
成する。この出力Sは、構成要素C7とC3とが同時に
故障状態となシ、かつ后のゲート6の出力にシミュレー
トされた警報が存在しない場合論理レベルOの信号を°
送出し、構成要素C1あるいはC3が正常に機能してい
る場合には論理レベル1の信号を送出する。インバータ
5及びANDゲート6によって、構成要素CIがこの構
成要素C1を監視する監視装置である構成要素C8より
先に故障状態となった場合、論理レベル1の警報信号が
出力Aに発信される。
第2図は、例えば第1図に示したようなシステムの構成
要素CI  + 02  + CBをシミュレートし得
る、本発明によるシミュレーション装置を図式的に示す
。後段に詳述するが、本発明装置は、シミュレートされ
るシステムの正常機能状態あるいは故障状態を表わす論
理状態を有する信号を出力Sにおいて発信するORゲー
ト7と、システムの構成要素を相互接続し得る回路と、
シミュレーション装置自体の入力に与えられた論理信号
の組合せをキャンセルし得る手段とを含み、前記手段に
ついては後段に詳述する。
図示したシミュレーション装置は相互接続された複数個
の構成要素Ciを有するシステムの故障あるいは正常機
能をシミュレートし得、その際前Nt 4’j’を成要
素Ciの、一定の組合せで逐次生起する故障あるいは修
復(即ち正常機能)といった事象かシミュレートされる
。本発明装置は、各々少なくとも1イ固のシミュレーシ
ョン出力Sij 並びに少なくとも1個のシミュレーシ
ョン入力Kik を有する複数個のシミュレーション手
段Mlを含む。
各手段Miは、シミュレートされるべきシステムの構成
要素C11C[応する論理アセンブリである。
即ち本発明装置は、第1図のシステムへの適用において
シミュレーション手段M1  * M2’ + MSを
含む。前記手段の出力Siiそれぞれを、S11 。
S21 e S51  によって示す。また、各システ
ム構成要素に関連するシミュレーション人力Eik  
それぞれを、シミュレーション手段M1  + M2 
 + M5についてEjl 及びE12+E21 及び
E22  、並びにE51−及びE52によって示す。
各構成要素Ci の故障あるいは正常機能状態はミ対応
する手段Mi の出力S目において発信される信号によ
って表わされる。前記信号は、当該構成要素Ci の正
常機能(修復)または故障(破損)にそれぞれ対応する
第一あるいは第二の論理状態を有する。
即ち、例えば構成要素C1の故障は出力811  にお
いて、第二の論理状態(例えば論理状態0)を有する信
号によって表わされる。構成要糸C1の正常機能乃至修
復は出力S++・において、第一の論理状態(例えば硼
珪状態1)を有する信号によ1つて表わされる。各手段
Mi のシミュレーション人力Eikはシミュレートさ
れる事象を表わす論理状態の論理シミュレーション信号
を受信して、該人力Eikに対応する回路Miの出力S
ijの信号の状態を変更せずあるいは変更する。即ち、
例えば1(構成要素C1の正常機能は、シミュレーショ
ン手1MM1の入力E12に論理レベル1のシミュレー
ション信号を与えることによってシミュレートされる(
その際人力1i1t1  の論理レベルは0である)。
同様に、構成要素C1の故障は、シミュレーション手段
M1の入力E11  に論理レベル1の信号を与えるこ
とによってシミュレートされる(その際入力E12  
の論理レベルは0)。これらのことは、構成要素C2に
対応するシミル−ジョン手段M2の入力E21及びE2
2 並びに構成要素C3に対応するシミュレーション手
段M3の入力E51及ヒE52に与えられる信号による
シミュレーションにも該当する。
入力Eikに与えられるシミュレーション信号は例えば
、本願出願人によって1984年7月3日付で出願され
たフランス特許出願第8410515号に記載された信
号逐次発生器によって発信される。
本発明装置はまた、シミュレーション手段Mi(Ml 
、M2 8M5 )をシミュレートされる論理システム
の構成要素Ci の相互接続を表わす論理に従って相互
接続し得る手段Iを含む。即ち、第1図のシステムのシ
ミュレーション用として図示した具体例において、相互
接続手段Iは2個のORゲート4.7と、ANDゲート
6と、インバータ5とを含み、これらのゲートは第1図
において同じ符号を有するP−)K対応する。ORゲー
ト4の2個の入力はそれぞれ、構成要素C1のシミュレ
ーション手段M1の出力S11並びに構成要素c5のシ
ミュレーション手段M3の出力841と接続されている
。ORゲート4の出力はORゲート7の一方の入力に接
続されている。ORゲート7の他方の入力はANDゲー
ト6の出力と接続されている。ANDゲート6の一方の
入力は構成要素C2のシミュレーション手RM2の出力
821と、また他方の入力はインバータ5の出力とそれ
ぞれ接続されている。インバータ5の入力は構成要素c
1のシミュレーション手段M1の出力s11と接続され
ている。相互接続手段■の出力Sは、後段に詳述するよ
うに、手段M1  r M2  + MSによってシミ
ュレートされるシステムの正常機能あるいは故障を表わ
す論理状態の信号を送出する。
本発明によるシミュレーション装置は更に、複数個のシ
ミュレーション手段Mi と接続されたキャンセル手段
■をも含む。後段において詳述するように、この手段V
は場合によって出力INVALCOMB において、入
力EikKJえられる論理信号の組合せのうち所期の組
合せに相当しないものを総てキャンセルし得る、論理レ
ベルlの信号を発生する。
シミュレーション手段Mj  、M2  、MSは互い
に同等であるので、シミュレーション手段M1のみを詳
細に図示した。シミュレーション手段Miの各々は2個
の入力を有するシミュレーションANDゲート10を含
む。ゲート10の一方の入力はシミュレーションインバ
ータ11の出力と接続されている。インバータ11の入
力はシミュレーション手段M1の入力E11を構成し、
構成要素C1の故障を表わす論理状態(この例では1)
を有するシミュレーション信号を受信し得る。シミーニ
レ−23フ手段M1は、2個の入力を有するシミュレー
ションOR/F’−ト12も含む。ORゲート12の一
方の入力は手段M1のシミュレーション入力E12に相
当する。この入力は、構成要素C1の正常機能を表わす
論理状態(この例では1)を有するンミュレーンヨン信
号を受信し得る。OR’/’ −1−12の他方の入力
は、シミュレーションANDゲート10の出力と接続さ
れ℃いる。手段M1は更にマルチプレクサ13を含み、
このマルチプレクサ13の一つの入力はシミュレーショ
ンORゲート12の出力と接続され℃おり、また別の一
つの入力は後述のように初期化の際、論理レベル1の信
号I N I Tを受信する。最後に、シミュレーショ
ン手段M1はDフリップフロップ14を含み、このフリ
ップフロップ140入力りはマルチプレクサ13の出力
と接続されており、またそのクロック入力CKはクロッ
クパルスCKSを受信する。フリップフロップ140出
力Qは、シミュレーションANDゲート10の他方の人
力に限続され℃いる。前記出力Qは当該シミュレーショ
ン手段M1の出力S+tを構成する。他のシミュレーシ
ョン手BM2 、MSは、シミュレーション手段M1と
同様に構成されているので詳細に説明しない。
キャンセル手段Vは、各シミュレーション手段Miにつ
いて1個のキャンセル回路Vl を含む。
即ち、図示した適用例においてキャンセル手段は、各々
シミュレーション手段MS  + M2  + MS 
と接続されたキャンセル回路v、e V2  * vS
を含む。
キャンセル回路Vi  、v2  、v5は互いに同等
であるので、回路v1のみを詳細ic説明する。回路■
1は2個の入力を有する第一のANDゲート15を含み
、このP−)15の一方の入力は手段M1の入力E11
に与えられる、構成要素C1の故障のシミュレーション
に相当する論理状態1を有するシミュレーション信号を
受信し得る。キャンセル回路v1はインバータ16も含
み、このインバータ160入カバ関連シミユレーシヨン
手段M1のDフリップフロップ14の出力Qと接続され
ている0インバータ16の出力は、第一のANDゲート
15の他方の入力に接続されている。回路v1は更に第
二のANDゲート17を含み、このゲート17の一方の
入力はシミュレーション手段M1力人力E12と接続さ
れて、構成要素C1の修復を表わす論理状態1を有する
シミュレーション信号を受信する。第二のANDゲート
17の他方の入力は、Dフリップフロップ14の出力Q
と接続されている。キャンセル回路v1はまた出力OR
’7’−118をも含み、このゲート18の2個の入力
はそれぞれ、第−及び第二のANDゲート15゜17の
出力と接続されている。キャンセル回路に加えて、キャ
ンセル手段はキャンセルORゲート19をも含み、この
ゲート19の複数個の入力はそれぞれ、キャンセル回路
”1 1V2  TV5のORゲート18の出力と接続
されている。キャンセルORゲート19の出力は、後述
する一定の条件下に、シミュレーション手段M1e M
2  e MSの入力に与えられたシミュレーション信
号の組合せをキャンセルし得る論理しはル1の信号IN
vALCOMBを送出する。ORゲート19の入力は、
相互接続手段■、のANDグー計6の出力とも接続され
ている。
シミュレーション手段’1  + M2  + MSは
互いに同様に機能するが、このことはキャンセル回路V
 1− + ’/2  e V5の機能にも該当する。
従って、シミュレーション手段M1及びキャンセル回路
V1の機能のみを以下に詳述する。
第1図システムのシミュレーション装置のシミュレーシ
ョン手段Mj  、M2  、MSの入力E11゜E1
2.・・・・・・Es2に与えられる論理信号の組合せ
(論理ルベルlの信号と論理レベル0の信号とを実施さ
れるべきシミュレーションに従って組合せる)の発信開
始時に、論理レベル1の初期化信号INITが、例えば
先に述べた信号逐次発生器によって本発明装置の対応す
る入力−こ与えられる。
初期化信号INITは、シミュレーション手段M1+M
2.M3のマルチプレクサ(マルチプレクサ13など)
に与えられる。論理レベル1である上記信号は当該マル
チプレクサの出力に現われ、手段Mi。
M2 ’ + M5のフリップフロップ(フリップフロ
ップ14など)の入力りに送られる。そこで総てのDフ
リップフロップは、信号INITの到着と同一時に該フ
リップフロップの入力CKに与えられる第一(7)クロ
ックパルスCKSにおいて論理しくル1を記憶する。次
いでシミュレーション手段M1゜M2.M3のフリップ
フロップ14の出力Qが、各々論理しばル1の信号を送
出する。こうして初期化の際、ORゲート4,7を経て
相互接続手段1の出力Sから論理レベル1の信号が送出
される。
各マルチプレクサ13は初期化信号を受信する入力以外
に2個の入力、即ちORゲート12の出力と接続された
入力20と、関連構成要素を初期化する論理しRルに相
当する、通常1である論理しくルを有する信号を受信す
る入力21とを有する。
関連構成要素の初期化の際に、ORゲート12から送ら
れてくるINIT信号が、入力21に存在する信号の論
理しくルを選択するのに用いられる。
入力21の信号の論理しばルは、初期化の際当該マルチ
プレクサに関連する構成要素が故障状態にあるものとさ
れる場合にゼロとなり得る。シミュレーション装置の初
期化が済むと手段M1  + M2 +M5のシミュレ
ーション入力に、しくル1及びOの論理信号の実施され
るシミュレーション(幾つかの構成要素の故障並びにそ
の他の構成要素の正常機能の)に従った組合せが与えら
れる。時点tiニオいて、論理レベル1のシミュレーシ
ョン信号が例えば構成要素C1の故障をシミュレートす
るべく一手段M1の入力E11に、フリップフロップ1
4にクロックパルスCKSが与えられるのと同時に与え
られるき、フリップフロップ14は出力811において
構成要素C1の故障を表わす論理しばル0の信号を発信
する。この場合当然、上記時点にシミュレーション手段
M1の入力E12に与えられる信号は論理しくル0の信
号であるものとする。また、時点tiの上記信号の組合
せ1こ関し、論理しくル0の信号がシミュレーション手
段M2  + M3の入力E22及びE32に与えられ
、かつ構成要素c2.c5の正常機能を維持するべく前
記手段M2  r M5.の入力E21及び・E31に
も論理レベル0の信号が与えられるものとする。即ち時
点tiの信号の組合せの場合、手段M1の出力SNは論
理しばル0であり。−男手段M2 。
M3の出力は論理レベル1である。従って、相互接続手
段■の出力Sは論理しはル1となる。この論理しばルは
、構成要素C1L/か故障していない時第1図のシステ
ムは正常に機能することを示す。
例えば時点ti+1において手段M1  + M2  
+M6の入力に与えられるシミュレーション信号の組合
せは、出力Fii1及びS31が論理しRル0で(構成
要素C1及びC5の故障状態を表わす)、相互接続手段
IのORゲート4の出力Sが論理しはル0となるように
決定され、出力Sの前記論理レイルはシミュレートされ
るシステムが全体として故障状態にあることを示す、構
成要素C2は、ここlこ述べた適用例においては監視装
置である。
上述の場合監視装置C2は故障していないので、ORゲ
ート7の出力Sは時点ti以降論理レしイ1であり(な
ぜなら521=1及び511=0)、論理レイル1の警
報信号が出力Aに右いて発信される。
出力811が論理しはル0となって構成要素C1の故障
を指示し、他方構成要素C2(本適用例では監視装置こ
関連する出力821が正常機能状態を表わす(出力82
1が論理レベル1)場合、警報がANDゲート6の出力
Aにおいて発信される。ANDゲート6の出力に今や存
在する論理しくル1の信号は、ORゲート7の入力に与
えられる。即ち、ANDゲート6の出力の論理しくル1
の信号が、ORゲート7の出力Sから論理しくルOの信
号が送出されるのを阻止する。ANDゲート6の出力は
ORゲート19とも接続されており、このORゲート1
9の出力に論理しくル1の信号INVALCOMBが現
われる。この信号INVALCO3i!Bは、手段M1
  。
M2.M3のシミュレーション入力に存在する論理信号
の組合せが、出力Sにシステムの故障を示す論理しばル
0の信号を発生させるべきであるのに、実際はシステム
の正常機能を示す論理しくル1の信号を発生させてしま
うためキャンセルされるべきであることを指示する。
出力ORゲート19の入力Iこ接続された出力を有する
キャンセル回路V1  + V2  + V3も次に示
す条件下に論理信号のあらゆる組合せを、ORゲート1
9の出力に存在する論理レベル1の信号INVALCO
MBによってキャンセルし得る。即ち、時点tiにおい
て論理しばル1の故障信号が故障入力(例えばEll 
など)に与えられ、一方該入力に対応する出力は時点、
ti  において既に論理しはル0である場合、あるい
はまた時点ti  において論理レベル1の信号が修復
入力(例えばE12)に与えられ、一方該入力に対応す
る出力は時点tiにおいて既に論理レベル1である場合
である。上記二つの場合において、ORゲート19の出
力の信号INVALCOMBは論理しくル1に変わり、
シミュレートされた事象が構成要素に影響を及ぼさない
ため論理信号の当該組合せは問題にされるべきでないこ
とを指示する。
第3図は、本発明による装置の別の具体例を図式的に示
す。図中、第2図と同じエレメントには同じ参照符号を
付した。第3図の具体例と第2図の具体例この相違は実
質的に、各々シミュレーション手段Miと接続されたキ
ャンセル回路Viに係わり、該回路Viは第3図の例で
はキャンセル手段の出力回路とも接続されており、この
出力回路は出力INVALCOMBにおいて後段に詳述
する条件下に、論理レベル1のキャンセル信号を発信す
る。
第3図の具体例において、回路■1のようなキャンセル
回路Viは、ANDゲート15の一方の入力側のインバ
ータはもはや含まないが、ANDゲート17の一方の入
力とフリップフロップ14゜の出力とを接続するインバ
ータ22を含む。キャンセル回路v1の他の接続ニレプ
ントζこ変化は無い。
この具体例では、一定の条件下に出力INVALCOM
BIζおいtキャンセル信号を発信し得るキャンセル手
段の出力回路は、もはや先に述べた具体例でのように単
一のORゲートから成るのではなく、ORゲート23、
イア /’ Z−夕24及びORゲート25によって構
成されている。ORゲート23の入力はそれぞれ、キャ
ンセル回路v1 、v2 、■5の出力と接続されてい
るヶORゲート23の出力はインバータ24の入力に接
続されている。ORゲート25の2個の入力は、インバ
ータ24の出力並びに相互接続手段■のANDゲート6
の出力とそれぞれ接続されている。
第3図のこの具体例の場合、信号逐次発生器は破損ある
いは修復を表わす信号を入力Eikにト個ずつ、異なる
時点に与える。所与の時点において、例えば故障即ち破
損番表わす論理しはル1の信号(この時点において、当
然この信号のみ)が既に故障状態にある構成要素に関連
するシミュレーション入力に与えられた場合、ORゲー
)23吟論理しR)L/lの信号は送られない。即ち、
ORグー゛ト23の出力は論理しはル0となり、インバ
ータ24の出力は論理しくル1となる。そこで、論理し
はル1のキャンセル信号がORゲート25の出力I N
VALCOMBにおいて発信される。   、
【図面の簡単な説明】
第1図は本発明装置によってシミュレートされ得るシス
テムの、3個の構成要素を有する−具体例の図式的説明
図、第2図は第1図のシステムに適用される本発明装置
の詳細な図式的説明図、第3図は本発明装置の別の具体
例の図式的説明図である。 4.7,12,18,19.’23.25・・・・・・
ORゲート、 5.11.1’6,22.24・・・・・・インノZ−
タ、6 ’、 10 、15 、 l 7・・・・・・
ANDゲート、13・・・・・・マルチプレクサ、 14・・・Dフリップフロップ。

Claims (6)

    【特許請求の範囲】
  1. (1)相互接続された複数個の構成要素を含むシステム
    の故障あるいは正常な機能を前記構成要素の、ある一定
    の組合せで逐次生起する故障あるいは修復といった事象
    のシミュレーションによってシミュレートする装置であ
    って、各々少なくとも1個のシミュレーション出力並び
    に少なくとも1個のシミュレーション入力を有する複数
    個のシミュレーション手段と、シミュレートされる論理
    システムの構成要素の相互接続を表わす論理に従って前
    記シミュレーション手段を相互接続する手段とを含み各
    シミュレーション手段はシミュレートされるべきシステ
    ム構成要素に対応する論理アセンブリであり、構成要素
    の修復あるいは故障状態はシミュレーション手段の少な
    くとも1個のシミュレーション出力において得られる信
    号によって表わされ、この信号は当該構成要素の修復ま
    たは故障にそれぞれ対応する第一あるいは第二の論理状
    態を有し、各シミュレーション入力の受信する、シミュ
    レートされる事象に対応して第一あるいは第二の状態を
    有する論理シミュレーション信号は当該シミュレーショ
    ン入力に対応するシミュレーション出力の信号の状態を
    あるいは変更し得、また前記相互接続手段はシミュレー
    トされるシステムの修復あるいは故障を表わす論理状態
    を有する信号を送出する出力を有することを特徴とする
    シミュレーション装置。
  2. (2)複数個のシミュレーション手段と接続されたキャ
    ンセル手段をも含み、このキャンセル手段は、シミュレ
    ーション入力に与えられる論理信号の組合せが所望の組
    合せに相当しないとき、入力に供給される信号の組合せ
    を総てキャンセルする信号を供給することを特徴とする
    特許請求の範囲第1項に記載の装置。
  3. (3)キャンセル手段が相互接続手段とも接続されてい
    ることを特徴とする特許請求の範囲第2項に記載の装置
  4. (4)各シミュレーション手段が2個の入力を有するシ
    ミュレーションANDゲートと、2個の入力を有するシ
    ミュレーションORゲートと、マルチプレクサと、Dフ
    リップフロップとを含み、前記ANDゲートの一方の入
    力はシミュレーションインバータの出力と接続されてお
    り、このインバータの入力は関連構成要素の故障を表わ
    す論理状態のシミュレーション信号を受信し得、前記O
    Rゲートの一方の入力は関連構成要素の修復を表わす論
    理状態のシミュレーション信号を受信し得、また該OR
    ゲートの他方の入力はシミュレーションANDゲートの
    出力と接続されており、マルチプレクサの入力の一つは
    シミュレーションORゲートの出力と接続されており、
    また該マルチプレクサの他の2個の入力は初期化の際に
    、一方が初期化信号を、他方が前記構成要素の故障ある
    いは修復状態を表わす論理レベルの信号を受信し、Dフ
    リップフロップの入力は前記マルチプレクサの出力と接
    続されており、またそのクロック入力はクロックパルス
    を受信し、更に該フリップフロップの出力はシミュレー
    ションANDゲートの他方の入力に接続されており、前
    記出力は当該シミュレーション手段のシミュレーション
    出力を構成していることを特徴とする特許請求の範囲第
    3項に記載の装置。
  5. (5)キャンセル手段が各シミュレーション手段につい
    て1個のキャンセル回路を含み、この回路は2個の入力
    を有する第一のANDゲートと、インバータと、第二の
    ANDゲートと、出力ORゲートとを有し、第一のAN
    Dゲートの一方の入力は関連構成要素の故障を表わす論
    理状態のシミュレーション信号を受信し得、インバータ
    の入力は関連シミュレーション手段のDフリップフロッ
    プの出力と接続されており、また該インバータの出力は
    第一のANDゲートの他方の入力に接続されており、第
    二のANDゲートの一方の入力は関連構成要素の修復を
    表わす論理状態のシミュレーション信号を受信し得、ま
    たその他方の入力は前記Dフリップフロップの出力と接
    続されており、出力ORゲートの2個の入力の一方は第
    一のANDゲートの出力と、他方は第二のANDゲート
    の出力とそれぞれ接続されており、前記キャンセル手段
    は更に少なくとも1個のキャンセルORゲートをも含み
    、このORゲートの複数個の入力は各キャンセル回路の
    出力ORゲートの出力とそれぞれ接続されでおり、また
    キャンセルORゲートの出力は場合によってキャンセル
    信号を送出することを特徴とする特許請求の範囲第4項
    に記載の装置。
  6. (6)キャンセル手段が各シミュレーション手段につい
    て1個のキャンセル回路を含み、この回路は2個の入力
    を有する第一のANDゲートと、第二のANDゲートと
    、インバータと、出力ORゲートとを有し、第一のAN
    Dゲートの一方の入力は関連構成要素の故障を表わす論
    理状態のシミュレーション信号を受信し得、またその他
    方の入力は関連シミュレーション手段のDフリップフロ
    ップの出力と接続されており、第二のANDゲートの一
    方の入力は関連構成要素の修復を表わす論理状態のシミ
    ュレーション信号を受信し得、インバータの入力は前記
    Dフリップフロップの出力と接続されており、また該イ
    ンバータの出力は第二のANDゲートの他方の入力に接
    続されており、出力ORゲートの2個の入力の一方は第
    一のANDゲートの出力と、他方は第二のANDゲート
    の出力とそれぞれ接続されており、前記キャンセル手段
    は更に少なくとも1個の別のORゲートと、出力インバ
    ータと、キャンセルORゲートとを含み、別のORゲー
    トの複数個の入力は各キャンセル回路の出力ORゲート
    の出力とそれぞれ接続されており、出力インバータの入
    力は前記別のORゲートの出力と接続されており、キャ
    ンセルORゲートの一方の入力は、出力インバータの出
    力と、またその他方の入力は相互接続手段の出力とそれ
    ぞれ接続されており、キャンセルORゲートの出力は場
    合によってキャンセル信号を送出することを特徴とする
    特許請求の範囲第4項に記載の装置。
JP14644085A 1984-07-03 1985-07-03 論理システムの故障あるいは正常機能のシユミレーシヨン装置 Pending JPS6125252A (ja)

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FR8410516 1984-07-03
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EP (1) EP0171308B1 (ja)
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DE (1) DE3580540D1 (ja)
FR (1) FR2567273B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6326340A (ja) * 1986-07-18 1988-02-03 Kobe Steel Ltd 方向性の優れたアルミニウム合金の製造法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3785083D1 (de) * 1986-06-06 1993-05-06 Siemens Ag Verfahren zur simulation eines verzoegerungsfehlers in einer logikschaltung und anordnungen zur durchfuehrung des verfahrens.
EP0248269B1 (de) * 1986-06-06 1993-03-31 Siemens Aktiengesellschaft Verfahren zur Simulation eines Unterbrechungsfehlers in einer Logikschaltung mit Feldeffekttransistoren und Anordnungen zur Durchführung des Verfahrens
US4727545A (en) * 1986-09-02 1988-02-23 Digital Equipment Corporation Method and apparatus for isolating faults in a digital logic circuit
JPS63204441A (ja) * 1987-02-20 1988-08-24 Fujitsu Ltd 論理シミユレ−シヨン専用プロセツサの処理方式
US4961156A (en) * 1987-10-27 1990-10-02 Nec Corporation Simulation capable of simultaneously simulating a logic circuit model in response to a plurality of input logic signals
US5884065A (en) * 1992-01-10 1999-03-16 Nec Corporation Logic circuit apparatus and method for sequentially performing one of a fault-free simulation and a fault simulation through various levels of a logic circuit
US5418974A (en) * 1992-10-08 1995-05-23 International Business Machines Corporation Circuit design method and system therefor
US5465321A (en) * 1993-04-07 1995-11-07 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Hidden markov models for fault detection in dynamic systems
US10613143B2 (en) * 2018-04-03 2020-04-07 Hamilton Sundstrand Corporation System and method for providing automation of microprocessor analog input stimulation

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5016618B1 (ja) * 1969-02-12 1975-06-14
US3702011A (en) * 1970-05-12 1972-10-31 Bell Telephone Labor Inc Apparatus and method for simulating logic faults
US3775598A (en) * 1972-06-12 1973-11-27 Ibm Fault simulation system for determining the testability of a non-linear integrated circuit by an electrical signal test pattern
JPS55153054A (en) * 1979-05-15 1980-11-28 Hitachi Ltd Logic circuit simulation system
US4472804A (en) * 1981-04-09 1984-09-18 Electric Power Research Institute, Inc. Method and means for reliability and maintainability analysis
US4527249A (en) * 1982-10-22 1985-07-02 Control Data Corporation Simulator system for logic design validation
US4590581A (en) * 1983-05-09 1986-05-20 Valid Logic Systems, Inc. Method and apparatus for modeling systems of complex circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6326340A (ja) * 1986-07-18 1988-02-03 Kobe Steel Ltd 方向性の優れたアルミニウム合金の製造法

Also Published As

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US4669083A (en) 1987-05-26
DE3580540D1 (de) 1990-12-20
EP0171308A1 (fr) 1986-02-12
EP0171308B1 (fr) 1990-11-14
FR2567273B1 (fr) 1986-11-14

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