JPS612442A - 位相変動吸収装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、時分割交換網等において、局間の伝送路等
が原因となって発生した位相変動を有する入力データ列
から、その位相変動を吸収し、局内のクロック位相で規
正されたデータ列に変換する位相変動吸収装置に関する
ものである。

時分割交換網においては、網金体が相互同期方式、ある
いは従属同期方式等により各交換局のクロック周波数が
互に等しいように構成されている。

しかし、交換局間の伝送路が、温度変動等により伸縮す
るのに応じて、局間の伝送遅延時間が変動する。また、
伝達方式によってはデータ列のパターン変動によるジッ
タの、特に低周波成分が累積され、交換局に入る時には
、前記遅延時間変動と共に大きな位相変動になる。この
ような位相変動を各交換局において吸収するために位相
変動吸収装置が設けられる。

〔従来技術〕

第１図は従来の装置を示すブロック図、第２図は第１図
の装置の各部の信号波形を示す波形図である。

これらの図において（１）は記憶装置で、アドレス入力
端子が書込みと読出しで共通なランダムアクセスメモリ
を用いて構成する。（２）は書込みアドレス発生装置、
（３）はビット位相比較回路、（４）はアドレス切替回
路、（６）は読出しアドレス発生回路、（７）は各種タ
イミング信号作成回路である。

また、（８）は入力信号列、（９）は入力クロック、（
］（ｊは書込みアドレス信号、＜１１）はビット位相比
較回路（３）の出力信号、（１２−１）　　はアドレス
切替信号、（至）は書込み読出し指定用信号、α４は比
較信号、（至）は読出しアドレス信号、αＱは書込み読
出しタイミング信号、αηは書込み読出しアドレス信号
、ＣＩ乃は出力信号列、α呻は出力側クロックである。

なお、アドレス切替信号（１２−１）は第２図に（１２
−１）　、　（１２−２）。

（１２−３）　、　（１２−４）として示す４信号ｈ□
、ｈ２．ｈ３゜ｈ４　　から選択された１つの信号であ
り、書込み読出し指定信号は信号（１２−１）　、　（
１２−２）　、　（１２−４）を含み書込み読出しタイ
ミング信号αＱは第２図の（１６−１）に示す書込みタ
イミング信号と（１６−２）に示す読出しタイミング信
号とからなる。

記憶装置（１）は１ビツト１アドレスの記憶装置として
用いられ、出力側クロック（至）は第２図に示すように
ビット周期Ｔのパルス列からなシ、各パルスごとに記憶
装置【１）から１ビツトのデータを読出し、これが出力
信号列ｑ→となる。入力クロック（９）は出力側クロッ
ク（至）に対し、たとえば第２図に示すように非同期で
あり、ビット位相比較回路（３）はクロック（樽に対し
クロック（９）がどのような位相にあるかを決定する。

すなわち、各種タイミング信号作成回路（７）は比較信
号α尋として第２図に示すようにビット周期Ｔ（以下、
ビット周期Ｔの期間を１タイムスロツトという）の前半
が論理「１」、後半が論理「０」の信号を出力する。ビ
ット位相比較回路（３）はクロック（９）がタイムスロ
ットＴの前半にあるとき論理「１」、後半にあるとき論
理「０」の信号を信号α旬として出力する。

一方、各種タイミング信号作成回路（７）はクロック←
侍から第２図（１２−１）　、　（１２−２）　、　（
１２−３）　、　（１２−４）の４種の信号を発生し、
信号（１２−１）はアドレス切替回路（４）を制御し、
信号（１２−１）　、　（１２−２）　、　（１２−４
）は信号（至）として選択回路（５）に入力される。ク
ロック（９）の１ビツトごとに書込みアドレス発生装置
（２）の出力する書込みアドレス信号σＯの内゛客数値
は１ずつ増加し、第２図に示すように（ｉ−２）→（ｉ
−１）→ｉ→（ｉ＋１）→と変化する。同様にクロック
（至）の１ビツトごとに読出しアドレス発生装置（６）
の出力する読出しアドレス信号（ハ）の内容数値は１ず
つ増加し、第２図に示すように（ｊ−１）→ｊ→（ｊ＋
１）→（ｊ＋２）→と変化する。

アドレス切替回路（４）は信号（１２−１）が論理「１
」のとき信号αυを信号（１ηとして出力し、信号（１
２−１）が論理「０」のとき信号α０を信号αηとして
出力する。選択回路（５）は信号（１２−１）を読出し
タイミング信号（１６−２）として出力し、信号αωが
論理「１」のとき、信号（１２−２）を書込みタイミン
グ信号（１６−１）として出力し、信号０ηが論理「０
」のとき信号（１２−４）を書込みタイミング信号（１
６−１）として出力する。

このようにして入力信号列（８）は１ビツトずつ記憶装
置（１）に書込まれ、この書込まれたアドレス順に１ビ
ツトずつ記憶装置（１）から読出され、出力信号列α樟
の各ビットは正確にビット周期Ｔを保つことになる。

信号（９）と（至）の間の位相差又は周波数差は、１つ
のスロットの信号ｈ４　　とこれに続くスロットの信号
ｈ２　　とが共に書込みタイミング信号（１Ｇ−１）と
なるか（第２図に示す場合はこの例である）、又は１つ
のスロットの信号ｈ２　　とこれに続くスロットの信号
ｈ４　　とが共に書込みタイミング信号（１６−１）と
なることによって吸収される。

従来の装置は以上のように動作するので、比較的短い時
間である１スロツ）Ｔの中に、第２図にｈｌ、ｈ２．ｈ
３．ｈ４として示すような信号を生成し、これらの信号
によってアドレス切替回路（４）の制御、選択回路（５
）の制御を行わねばならず、回路部品に高速動作が要求
され、記憶装置が特殊なものと々多、価格の上昇につな
がるという欠点があった。

〔発明の概要〕

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明ではビット直列の形で伝
送される信号をｍビットごとに区切り、Ｍピッ）（Ｍ≧
ｍ）ｌデータの記憶装置を用いて位相変動を吸収するこ
とにょシ、回路部品の高速動作を必要としない装置を構
成した。

〔発明の実施例〕

以下この発明の実施例を図面について説明する。

第３図はこの発明の一実施例を示すブロック図、第４図
は第３図の各部の信号波形を示す波形図である。これら
の図において、第１図と同一符号は同−又は相当部分を
示し、Ｇ！］）は直列並列変換回路、（イ）はＦＩＦＯ
（ｆｉｒｓｔ　−ｉｎ　−ｆｉｒｓｔ　−ｏｕｔ　）メ
モリ、（ハ）は記憶装置、（ハ）は並列直列変換回路、
（ハ）、（イ）はそれぞれリングカウンタ、（社）は書
込み位相制御回路である。

また翰は直列並列変換回路Ｑカから出力されるｍビット
並列の１データ、（ハ）はＦＩＦＯメモリーの出力であ
るＭビット並列の１データ（Ｍ≧ｍ）、（７）は記憶装
置（ハ）から読出されるＭビット並列の１データ、６η
はｍ段のリングカウンタ（ハ）のうちの適宜な相の出力
信号、ｕ２は書込みアドレス信号、輪は欣出しアドレス
信号、（ロ）はアドレス切替回路（４）の出力信号、（
至）はｍ段のリングカウンタ（ハ）のうちの適宜な相の
出力信号、（至）は書込位相制御回路（イ）の出力信号
、ｏｆ）はリングカウンタ（ハ）の出力信号である。

入力信号列（８）はビット直列の形で直列並列変換回路
（ハ）に入力され、ｍビット並列の１データ（ハ）とな
り−てＦＩＦＯメモリ（イ）に書込まれる。以下、説明
の便宜上ｍ　＝　４の例について説明する。リングカウ
ンタ（ハ）Ｐｉ　ｍ段のリングカウンタで、第４図。η
に示す信号を発生し、ＦＩＦｏメモリ（イ）への書込み
を制御する。すなわち、ＦＩＦｏメモリ（イ）への書込
みデータ信号は第４図（ホ）に示すようにＤ　（ｉ）→
Ｄ　（ｉ＋１）→Ｄ（＋＋２）→の如く変化する。

一方、信号α９を入力したリングカウンタ（ハ）は信号
θカを発生し、読出しアドレス発生回路（６）の出力で
ある読出しアドレス（ト）の内容数値は信号０″Ｉ）が
論理「１」となるたびに１ずつ増加し第４図（至）に示
すように（ｊ−１）→ｊ→（ｊ＋１）→（ｊ＋２）→の
如く変化し、したがって記憶装置（ホ）から読出される
Ｍビット並列の１データ（１）は第４図（至）に示すと
お如Ｄ（ｊ−１）→Ｄ　（ｊ）→Ｄ（ｊ＋１）→Ｄ（ｊ
　＋２）の如く変化しこれが並列直列変換回路（ハ）に
入力され、そのうちのｍビット分だけが信号ＯＩによっ
て読出されて、出力（ａｌｌ信号列α→として出力され
る。Ｍ　＝　ｍとしてもよく、又’Ｍ＝ｍ＋１として余
分の１ビツトをパリティチェックに用いてもよいが、出
力側信号列α０中にはこの装置内で付加された余分のビ
ットは含まれない。

第４図に示すように信号（至）は信号０″Ｉ）よりビッ
ト周期Ｔだけ進ませである。第４図信号（至）は信号（
２）と（ロ）の論理和を反転した信号であって書込み位
相制御回路（イ）内で発生され、信号０めから信号（至
）を発生するために用いられる。この明細書では信号０
η。

０η、（ハ）、（至）をそれぞれ第１、第２、第３、第
４の制御信号と言い、信号（至）をゲート信号と言う。

第５図は第３図の書込み位相制御回路勾の動作を説明す
る波形図であって、信号Ｏ′Ｉ）、（至）は第４図の信
号６″Ｉ）、（９）と同一信号であシ、（３１−１）、
（３６−１）；（３１−２）　、　（３６−２）　；　
（３１−３）　、　（３６−３）は第４図の信号０ηと
輪の相対位相の３つの例とこれに対応する信号（至）と
を示す。

第５図（３１−１）、（３６−１）に示すように信号０
めが信号（至）の論理「１」の区間（第５図Ａの区間）
内に含まれるときは信号ｃ３℃をそのまま信号（至）と
し、（３１−２）、（３６−２）に示すように信号０η
の立上少が区間Ａ内にありその立下シが区間Ｂ内にある
ときは立上りを信号０◇の立上シとし、立下りを信号（
ロ）の立上りに一致させた信号（至）を作シ、（３１−
３）　、（３６−３）に示すように区間Ｂに信号０］）
の立上りがある場合は立上シを信号μｓの立上シに一致
させビット周期Ｔの幅を有する信号（至）を生成して書
込み一制御の信号０叶とする。

第４図はクロック（９）がクロック（至）より遅い場合
を示す。信号（至）を入力して書込みアドレス発生回路
（２）では書込みアドレス信号を第４図６′４に示すよ
うにｉ→（ｉ＋１）→（ｉ＋２）→（ｉ÷３）と変化し
、信号（至）によってＦＩＦＯメモリ翰から読出した信
号−をＤ　（ｉ）→Ｄ（１＋ｉ　）→Ｄ（ｉ＋２）。

Ｄ（ｉ−３）のように記憶装置（ハ）に書込む。

なお、ＦＩＦＯメモリ（イ）は信号６１が書込み位相制
御回路（ロ）で遅延を受けた場合に、入力信号列（８）
の一部に欠落を生じさせないためのバッファメモリであ
る。

第６図はこの発明の他の実施例を示すブロック図であっ
て、第３図と同一符号は同−又は相当部分を示し、第３
図の回路の設計においてＭ　）　ｍとし、θＱは挿入さ
れる付加情報ピッ）、（４１）は抽出される付加情報ビ
ットである。付加情報ビットとしては、−例として、誤
り検出又は訂正用のビット、又は入力信号列（８）に付
随するフレームパルスなどがある。

〔発明の効果〕

以上のようにこの発明によれば、記憶装置に対してはＭ
ビット並列の書込み読出しを行うことによし、高速動作
を要求されることのない安価表ランダムアクセスメモリ
の使用ができ、位相変動の大きな場合に大容量で経済的
な位相変動吸収装置を提供することができる。

【図面の簡単な説明】

第１図は従来の装置を示すブロック図、第２図は第１図
の装置の各部の信号波形を示す波形図、第３図はこの発
明の一実施例を示すブロック図、第４図は第３図の各部
の信号波形を示す波形図、第５図は第３図の書込み位相
制御回路の動作を説明する波形図、第６図はこの発明の
他の実施例を示すブロック図である。 （２）・・・書込みアドレス発生回路、（４）・・・ア
ドレス切替回路、（６）・・・読出しアドレス発生回路
、（８）・・・入力信号列、（９）・・・入力クロック
、Ｑ樟・・・出力信号列、（至）・・・出力側クロック
、（ハ）・・・直列並列変換回路、（イ）・・・ＦＩＦ
Ｏメモリ、（ハ）・・・記憶装置、（ハ）・・・並列直
列変換回路、（財）・・・書込み位相制御回路、０１）
　、　０′Ｉ）、（至）、（至）・・・第１、第２、第
３、第４の制御信号、（２）・・・ゲート信号。 尚、各図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 出力側クロックに対して位相変動を持つ入力信号列を、
   記憶装置を介して出力側クロックで規正された出力側信
   号列に変換する位相変動吸収装置において、 ＭとｍをＭ≧ｍ≧４の条件を満たす整数とし、ビット直
   列の形で入力される入力信号列をｍビットごとに区切っ
   て並列ｍビットの信号に変換する直列並列変換回路、 入力クロックを入力してその入力クロックのビット周期
   のｍ倍のパルス繰返し周期を有しそのビット周期に等し
   いパルス幅を有する第１の制御信号を発生する手段、 上記第１の制御信号の制御により上記直列並列変換回路
   の出力を、書込み順に読出すメモリ装置であるＦＩＦＯ
   メモリのＭビット１データの中に書込む手段、 出力側クロックを入力してその出力側クロックのビット
   周期Ｔのｍ倍のパルス繰返し周期を有しそのビット周期
   Ｔに等しいパルス幅を有する第２の制御信号を発生する
   手段、 上記第２の制御信号と同一波形を有しかつ上記第２の制
   御信号より出力側クロックのビット周期Ｔだけ位相が進
   んでいる第３の制御信号を発生し、この第３の制御信号
   と上記第２の制御信号との論理和の信号論理を反転して
   ゲート信号を生成する手段、 上記第１の制御信号の立上り点と立下り点が共に上記ゲ
   ート信号内にあるときは上記第１の制御信号をそのまま
   第４の制御信号とし、上記第１の制御信号の立上り点が
   上記ゲート信号内にあり上記第１の制御信号の立下り点
   が上記ゲート信号外にあるときは上記第１の制御信号の
   立上り点を第４の制御信号の立上り点とし、これに続く
   上記第３の制御信号の立下り点を上記第４の制御信号の
   立下り点とし、上記第１の制御信号の立上り点も立下り
   点も上記ゲート信号外にあるときは上記第１の制御信号
   の立下り点に続く上記ゲート信号の立上り点を第４の制
   御信号の立上り点とし上記第４の制御信号のパルス幅を
   Ｔとして第４の制御信号を出力する書込み位相制御回路
   、 この書込み位相制御回路の出力である上記第４の制御信
   号により上記ＦＩＦＯメモリのＭビットのデータを記憶
   装置のＭビットのデータとしてアドレス順に書込み、上
   記第２の制御信号により上記記憶装置のＭビットのデー
   タをアドレス順に読出す手段、 上記記憶装置から読出されたＭビットのデータのうち上
   記直列並列変換装置から入力したｍビットに対応するｍ
   ビットを入力し、これを上記出力側クロックにより読出
   してビット直列の形の出力信号列として出力する並列直
   列変換回路を備えたことを特徴とする位相変動吸収装置
   。