JPS61241988A - ジヨセフソン集積回路の製造方法 - Google Patents
ジヨセフソン集積回路の製造方法Info
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- JPS61241988A JPS61241988A JP60082515A JP8251585A JPS61241988A JP S61241988 A JPS61241988 A JP S61241988A JP 60082515 A JP60082515 A JP 60082515A JP 8251585 A JP8251585 A JP 8251585A JP S61241988 A JPS61241988 A JP S61241988A
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- Japan
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- josephson
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は接合部の形成と抵抗体の形成を同時に行うジョ
セフソン集積回路の製造方法に関する。
セフソン集積回路の製造方法に関する。
従来集積回路としてはシリコン（Ｓｉ）半導体を用いた
ものが一般的であり、大量の情報を高速に処理する方法
として単位素子の小形化と大容量化が推進されｔＣより
しＳｌへ、またＬＳＩよりＶＬＳＩへと開発が進み、■
チップに数１０にビットを越す素子の集積が可能になっ
ている。
ものが一般的であり、大量の情報を高速に処理する方法
として単位素子の小形化と大容量化が推進されｔＣより
しＳｌへ、またＬＳＩよりＶＬＳＩへと開発が進み、■
チップに数１０にビットを越す素子の集積が可能になっ
ている。
然し、一方では微細化による素子の発熱が問題となり、
各種の冷却方法が実用化されている。
各種の冷却方法が実用化されている。
すなわち従来のフィンを用いる冷却法から強制空冷へ、
また水冷から液体窒素などを使用する液冷へと開発が進
められている。
また水冷から液体窒素などを使用する液冷へと開発が進
められている。
ここで最近開発されたジョセフソン素子は強い非線形を
示す能動素子であり、１ｏｐｓ以下の超高速スイッチ動
作をし、その際の発熱も１０−１８Ｊ程度と小さく、且
つスイッチング後も１μ讐以下の低消費電力特性をもち
、高集積化も可能である。
示す能動素子であり、１ｏｐｓ以下の超高速スイッチ動
作をし、その際の発熱も１０−１８Ｊ程度と小さく、且
つスイッチング後も１μ讐以下の低消費電力特性をもち
、高集積化も可能である。
この性能は現在のＳｔ素子に較べて速度にして約２桁、
また消費電力で３〜４桁優れていることから電算機用素
子として注目されている。
また消費電力で３〜４桁優れていることから電算機用素
子として注目されている。
トンネル接合形ジョセフソン素子は厚さが１００Å以下
の極めて薄い絶縁体を二つの超伝導体で挟んだもので、
両部伝導体の超伝導電子対の波動関数の重なりによって
弱い超伝導状態が発生する現象を利用している。
の極めて薄い絶縁体を二つの超伝導体で挟んだもので、
両部伝導体の超伝導電子対の波動関数の重なりによって
弱い超伝導状態が発生する現象を利用している。
すなわち零電圧で直流ジョセフソン効果によって超伝導
電流が流れるが、電流を増してゆき最大ジョセフソン電
流■０を越えると零電圧状態に留まることができず電圧
状態に遷移し、以後電流は電圧に比例して増加する。
電流が流れるが、電流を増してゆき最大ジョセフソン電
流■０を越えると零電圧状態に留まることができず電圧
状態に遷移し、以後電流は電圧に比例して増加する。
また電圧状態から電流を減らしてゆくと電流が零となる
付近にまで減少して始めて電圧が零に戻る履歴特性を示
す。
付近にまで減少して始めて電圧が零に戻る履歴特性を示
す。
このようにトンネル接合形ジョセフソン素子には明確に
区別できる零電圧状態と電圧状態の二つの安定状態があ
り、電算機素子として用いる場合は二つの状態を０と１
の二値に対応して使用されている。
区別できる零電圧状態と電圧状態の二つの安定状態があ
り、電算機素子として用いる場合は二つの状態を０と１
の二値に対応して使用されている。
さて、ジョセフソン素子をスイッチング動作させる方法
として電流制御型があり薄膜抵抗素子と組合せて集積回
路が構成されている。
として電流制御型があり薄膜抵抗素子と組合せて集積回
路が構成されている。
第３図は従来の集積回路の作りかたを示すもので、ジョ
セフソン素子１と薄膜抵抗素子２とが別個に形成されて
いる。
セフソン素子１と薄膜抵抗素子２とが別個に形成されて
いる。
すなわち熱酸化により二酸化硅素（ＳｉＯｚ ）の絶縁
層を備えたＳｉ基板３の上にニオブ（Ｎｂ）からなる下
部電極４とこの上に酸化アルミニウム（Ａ１２０コ）か
らなる接合酸化膜、５を形成し、この上に酸化硅素（Ｓ
ｉｎ）などからなる絶縁層６で絶縁した後、接合酸化膜
５の部分を窓開けする。
層を備えたＳｉ基板３の上にニオブ（Ｎｂ）からなる下
部電極４とこの上に酸化アルミニウム（Ａ１２０コ）か
らなる接合酸化膜、５を形成し、この上に酸化硅素（Ｓ
ｉｎ）などからなる絶縁層６で絶縁した後、接合酸化膜
５の部分を窓開けする。
一方、薄膜抵抗素子２は絶縁層を備えたＳｉ基板３の上
に予めモリブデン（Ｍｏ）などからなる薄膜抵抗パター
ン７を形成しておき、ジョセフソン素子１の下部電極４
を形成する工程時に同時に端子電極８を形成しておく、
そしてＮｂからなるジョセフソン素子ｌの上部電極９を
形成する際に同時に薄膜抵抗素子２とをつなぐ配線パタ
ーンの形成を行っている。
に予めモリブデン（Ｍｏ）などからなる薄膜抵抗パター
ン７を形成しておき、ジョセフソン素子１の下部電極４
を形成する工程時に同時に端子電極８を形成しておく、
そしてＮｂからなるジョセフソン素子ｌの上部電極９を
形成する際に同時に薄膜抵抗素子２とをつなぐ配線パタ
ーンの形成を行っている。
このようにジョセフソン素子１と薄膜抵抗素子２とは別
個に形成されて配線パターンにより回路接続する製造方
法がとられている。
個に形成されて配線パターンにより回路接続する製造方
法がとられている。
またジョセフソン素子自体も各種の方法により製造が行
われている。
われている。
第４図〜第６図は従来の方法を説明するものである。
すなわち、第４図の方法は熱酸化などの方法で絶縁した
Ｓｉ基板３の上に同図（Ａ）に示すようにニオブ（Ｎｂ
）層１０．アモルファアスＳｉ層１１．Ｎｂ層１２と順
次層形成し、写真食刻技術（ホトリソグラフィ）を用い
て同図（Ｂ）に示すようにジョセフソン素子のベース電
極パターンを形成した後、レジストＩ３を上部Ｎｂ１２
の上にパターン形成し、ドライエツチングによりアモル
ファスＳｉ層１１までエツチングし、次に陽極酸化によ
って接合部１４以外を酸化する方法でジョセフソン素子
の形成をおこなっている。（Ｌ、Ｎ、Ｓｍ１ｔｈ 他
、 ＩＥＥＥ Ｔｒａｎｓ Ｍａｇ 。
Ｓｉ基板３の上に同図（Ａ）に示すようにニオブ（Ｎｂ
）層１０．アモルファアスＳｉ層１１．Ｎｂ層１２と順
次層形成し、写真食刻技術（ホトリソグラフィ）を用い
て同図（Ｂ）に示すようにジョセフソン素子のベース電
極パターンを形成した後、レジストＩ３を上部Ｎｂ１２
の上にパターン形成し、ドライエツチングによりアモル
ファスＳｉ層１１までエツチングし、次に陽極酸化によ
って接合部１４以外を酸化する方法でジョセフソン素子
の形成をおこなっている。（Ｌ、Ｎ、Ｓｍ１ｔｈ 他
、 ＩＥＥＥ Ｔｒａｎｓ Ｍａｇ 。
Ｍａｇ−１９，１９８３，ｐ７８７）
また第５図の方法は絶縁層を備えたＳｉ基板３の上に順
次Ｎｂ層１５．熱酸化により表面に酸化膜を備えたアル
ミニウム（ＡＩ）層１６． Ｎｂ層１７の順で同図（Ａ
）に示すように成膜し、次にベース電極の加工を行った
後、上部Ｎｂ１Ｊ ｉ７のジョセフソン素子形成領域に
レジスト１８をパターン形成グして後、リアクティブイ
オンエツチング（略称ＲＩＥ）を行って接合部を形成し
、その後に第４図の場合と同様に陽極酸化を行って表面
に絶縁Ｊｉｉ１９を形成している。
次Ｎｂ層１５．熱酸化により表面に酸化膜を備えたアル
ミニウム（ＡＩ）層１６． Ｎｂ層１７の順で同図（Ａ
）に示すように成膜し、次にベース電極の加工を行った
後、上部Ｎｂ１Ｊ ｉ７のジョセフソン素子形成領域に
レジスト１８をパターン形成グして後、リアクティブイ
オンエツチング（略称ＲＩＥ）を行って接合部を形成し
、その後に第４図の場合と同様に陽極酸化を行って表面
に絶縁Ｊｉｉ１９を形成している。
（Ｍ、Ｇｕｒｖｉ ｔｃｈ他、 ＩＥＥＥ Ｔｒａｎｓ
Ｍａｇ、 Ｍａｇ−１９１９８３＋ｐ７９１） また第６図の方法は同図（Ａ）に示すように第５図と同
様に三層からなる膜形成を行った後、ＲＴＥによって下
部電極２０のパターン形成を行い、次に接合部形成領域
上のＮｂ層上にレジストパターンを形成し、ＲＴＥによ
り下部電極２０の中程までエツチングを行った後、同図
（Ｂ）に示すようにＳｉＯ膜２１を形成し、レジスト２
１を除去することによりジョセフソン素子を形成してい
る。（Ａ、５ｈｏｊｉ 他へｐｐｌｙ Ｐｈｙｓ
Ｌｅｔｔ ４１． １０９７． １９８２）然
し、これらの方法によってジョセフソン素子を作る場合
、トンネル接合を形成する酸化膜が均一にできにく＼、
また酸化膜は約２０人程度と薄いため陽極酸化の工程で
破壊し易いと云う問題があり、また第６図の形成法をと
る場合にＲＩＥ、で下部電極を削る際の終点検出がで、
きず、信頌性の良く加工することが難しいと云う問題も
あり、改良が必要である。
Ｍａｇ、 Ｍａｇ−１９１９８３＋ｐ７９１） また第６図の方法は同図（Ａ）に示すように第５図と同
様に三層からなる膜形成を行った後、ＲＴＥによって下
部電極２０のパターン形成を行い、次に接合部形成領域
上のＮｂ層上にレジストパターンを形成し、ＲＴＥによ
り下部電極２０の中程までエツチングを行った後、同図
（Ｂ）に示すようにＳｉＯ膜２１を形成し、レジスト２
１を除去することによりジョセフソン素子を形成してい
る。（Ａ、５ｈｏｊｉ 他へｐｐｌｙ Ｐｈｙｓ
Ｌｅｔｔ ４１． １０９７． １９８２）然
し、これらの方法によってジョセフソン素子を作る場合
、トンネル接合を形成する酸化膜が均一にできにく＼、
また酸化膜は約２０人程度と薄いため陽極酸化の工程で
破壊し易いと云う問題があり、また第６図の形成法をと
る場合にＲＩＥ、で下部電極を削る際の終点検出がで、
きず、信頌性の良く加工することが難しいと云う問題も
あり、改良が必要である。
また薄膜抵抗素子２と回路接続して集積回路を形成する
場合、配線との間に接触抵抗をもち正確な抵抗値を得る
ことが難しいと云う問題があり、改善が必要であった。
場合、配線との間に接触抵抗をもち正確な抵抗値を得る
ことが難しいと云う問題があり、改善が必要であった。
以上記したように従来のジョセフソン素子形成法は再現
性および信顛性の点で問題があり、また薄膜抵抗素子と
別個に形成しているために回路接続に際して接触抵抗を
生じ、精度の高い集積回路の形成が困難であった。
性および信顛性の点で問題があり、また薄膜抵抗素子と
別個に形成しているために回路接続に際して接触抵抗を
生じ、精度の高い集積回路の形成が困難であった。
ｃ問題点を解決するための手段〕
上記の問題は基板上に複数個のジョセフソン素子と薄膜
抵抗素子とを組合せて構成される集積回路において、抵
抗体金属を被覆した基板上にジョセフソン素子の下部電
極を形成する金属と接合膜を形成する金属とを順次積層
して形成し、エツチング速度の差を利用してジョセフソ
ン素子の接合膜、下部電極および抵抗素子を一体化して
パターンニングし、次に該基板上に絶縁層を被覆し、ジ
ョセフソン素子の上部電極位置を窓開けした後、該窓開
は部を通して接合金属を酸化して酸化物に変え、次に抵
抗素子の端子電極位置の絶縁層を窓開けした後、該窓開
は部を含む基板上にジョセフソン素子の上部電極を形成
する金属の蒸着を行って、上部電極を含む導体パターン
を形成することを特徴とするジョセフソン集積回路の製
造方法により解決することができる。
抵抗素子とを組合せて構成される集積回路において、抵
抗体金属を被覆した基板上にジョセフソン素子の下部電
極を形成する金属と接合膜を形成する金属とを順次積層
して形成し、エツチング速度の差を利用してジョセフソ
ン素子の接合膜、下部電極および抵抗素子を一体化して
パターンニングし、次に該基板上に絶縁層を被覆し、ジ
ョセフソン素子の上部電極位置を窓開けした後、該窓開
は部を通して接合金属を酸化して酸化物に変え、次に抵
抗素子の端子電極位置の絶縁層を窓開けした後、該窓開
は部を含む基板上にジョセフソン素子の上部電極を形成
する金属の蒸着を行って、上部電極を含む導体パターン
を形成することを特徴とするジョセフソン集積回路の製
造方法により解決することができる。
本発明は絶縁処理されたＳｉ基板上に薄膜抵抗形成金属
、ジョセフソン素子の下部電極金属、接合部形成金属と
順次に成膜した後、エツチング速度−の違いを利用して
ジョセフソン素子のパターンと抵抗体のパターンとを同
時に形成する方法をとることにより従来の欠点を無くし
、また再現性の優れた集積回路の形成を行うものである
。
、ジョセフソン素子の下部電極金属、接合部形成金属と
順次に成膜した後、エツチング速度−の違いを利用して
ジョセフソン素子のパターンと抵抗体のパターンとを同
時に形成する方法をとることにより従来の欠点を無くし
、また再現性の優れた集積回路の形成を行うものである
。
第１図は本発明を実施した集積回路のジョセフソン素子
３０と薄膜抵抗素子３１との部分の断面図、また第２図
（Ａ）〜（Ｄ）はこの製造工程を示す断面図である。
３０と薄膜抵抗素子３１との部分の断面図、また第２図
（Ａ）〜（Ｄ）はこの製造工程を示す断面図である。
まず熱酸化により二酸化硅素（ＳｉＯｚ ）の絶縁層を
表面に備えたＳｔ基板３２の上に第２図（Ａ）に示すよ
うにＡ１１Ｗ３３． Ｎｂ層３４． ＡＩ層３５と順次
連続して形成する。
表面に備えたＳｔ基板３２の上に第２図（Ａ）に示すよ
うにＡ１１Ｗ３３． Ｎｂ層３４． ＡＩ層３５と順次
連続して形成する。
この形成法はスパッタ、蒸着など任意の方法でよいが本
実施例の場合はＲＦマグネトロン・スパッタ法を用い、
ＡＩは８ｍＴｏｒｒのアルゴン（Ａｒ）圧で入力電力２
００ Ｗ、堆積速度として毎分約６０人の条件で、また
Ｎｂは１５ｆｌＴｏｒｒのアルゴン（Ａｒ）圧で入力電
力６００ Ｗ、堆積速度として毎分約８００人の条件で
成膜し、ＡＩ層３３は２００〜３００ 人の厚さに、ま
たＮｂ層３４は２５００人の厚さに、またへ１層３５は
１００〜２００人の厚さに形成した。
実施例の場合はＲＦマグネトロン・スパッタ法を用い、
ＡＩは８ｍＴｏｒｒのアルゴン（Ａｒ）圧で入力電力２
００ Ｗ、堆積速度として毎分約６０人の条件で、また
Ｎｂは１５ｆｌＴｏｒｒのアルゴン（Ａｒ）圧で入力電
力６００ Ｗ、堆積速度として毎分約８００人の条件で
成膜し、ＡＩ層３３は２００〜３００ 人の厚さに、ま
たＮｂ層３４は２５００人の厚さに、またへ１層３５は
１００〜２００人の厚さに形成した。
次に写真食刻技術により同図（Ｂ）に示すようにジョセ
フソン素子は下部電極３６まで、また薄膜抵抗素子は端
子電極３７までＲＩＥを行う。
フソン素子は下部電極３６まで、また薄膜抵抗素子は端
子電極３７までＲＩＥを行う。
ここでＡＩのエツチング条件はＡｒ圧２５重量Ｔｏｒｒ
＋ １５ｓｃｃｎ＋、 ５０人／分で、またＮｂのエツ
チング条件はフレオン（ＣＦ ａ ）圧１００ ＋ｎＴ
ｏｒｒ、 １５ｓｅｃｍ、 １５００人／分で行った。
＋ １５ｓｃｃｎ＋、 ５０人／分で、またＮｂのエツ
チング条件はフレオン（ＣＦ ａ ）圧１００ ＋ｎＴ
ｏｒｒ、 １５ｓｅｃｍ、 １５００人／分で行った。
この場合Ｎｂをエツチングする条件ではＡ１は殆どエツ
チングされず、またＡ１をエツチングする条件ではＮｂ
は殆どエツチングされない。
チングされず、またＡ１をエツチングする条件ではＮｂ
は殆どエツチングされない。
次に同図（Ｃ−１）に示すように写真食刻技術を用いて
ＡＩ層３５をＲＩＥ処理して接合部のみ残すと共に同時
にＡＩ層３３をエツチングして抵抗パターン３８を形成
し、また端子電極３７の上にあるＡ１層３５を除去する
。
ＡＩ層３５をＲＩＥ処理して接合部のみ残すと共に同時
にＡＩ層３３をエツチングして抵抗パターン３８を形成
し、また端子電極３７の上にあるＡ１層３５を除去する
。
同図（Ｃ−２）はこのようにして生じた平面図を示して
いる。
いる。
次に同図（Ｄ）に示すように蒸着、スパッタ。
化学気相成長法（略称ＣＶＤ法）などの方法でＳＬ０或
いはＳｉ０２層を全面に形成する。
いはＳｉ０２層を全面に形成する。
ここで蒸着法を用いる場合はＳｉＯ層が形成され、スパ
ッタ或いはＣＶＤ法を用いる場合はＳｉ０２層が成膜さ
れる。
ッタ或いはＣＶＤ法を用いる場合はＳｉ０２層が成膜さ
れる。
この実施例ではＣＶＤ法によりＳｉ０２層を成膜した。
次にジョセフソン素子形成部の窓開けを行うが、このＲ
ＩＢ条件は三弗化メタン（ＣＨＦ３ ）のガス圧２０鰭
Ｔｏｒｒ、入力電力１００ Ｗ、エツチング速度３００
人／分である。
ＩＢ条件は三弗化メタン（ＣＨＦ３ ）のガス圧２０鰭
Ｔｏｒｒ、入力電力１００ Ｗ、エツチング速度３００
人／分である。
次にＡｒのスパッタによって穴開は部の接合領域４０を
クリーニングする。
クリーニングする。
この理由はＡＩ層３５が空気に触れて汚染されているこ
とと共に約５０人の不動態酸化被膜を生じているからで
、この不動態被膜を除いて清浄をＡ１面を露出させる。
とと共に約５０人の不動態酸化被膜を生じているからで
、この不動態被膜を除いて清浄をＡ１面を露出させる。
このクリ−リング条件はＡｒ圧が１５ｎ＋Ｔｏｒｒ、入
力電力３００ Ｗ、スパッタ時間３〜５分で行った。
力電力３００ Ｗ、スパッタ時間３〜５分で行った。
このクリーニング処理後、直ちに０２ガスを導入してＡ
Ｉ膜を酸化膜に変える。
Ｉ膜を酸化膜に変える。
ここで、ジョセフソン素子で所望の電流密度は０２ガス
圧を制御して酸化膜厚を調整することにより行う。
圧を制御して酸化膜厚を調整することにより行う。
この実施例の場合、酸化膜厚は約１０人に調整した。
次に薄膜抵抗素子の端子電極３７の上のＳｉ０２層３９
を窓開けした後、Ｎｂをスパッタ法で厚さ約５０００人
に成膜し、写真食刻技術でパターン形成を行うことによ
り第１図に示すような集積回路が形成される。
を窓開けした後、Ｎｂをスパッタ法で厚さ約５０００人
に成膜し、写真食刻技術でパターン形成を行うことによ
り第１図に示すような集積回路が形成される。
なお、上記の実施例においては超伝導材料としてＮｂを
用いたが、この代わりに窒化ニオブ（ＮｂＮ）を用いて
も良い結果を得ることができる。
用いたが、この代わりに窒化ニオブ（ＮｂＮ）を用いて
も良い結果を得ることができる。
その理由はＮｂＮは導電性であって転移温度が高く、ま
た酸化しにくい安定した材料であることによる。
た酸化しにくい安定した材料であることによる。
そのためにＮｂを超伝導材料として使用した場合と異な
り上記の実施例においては第２図（Ａ）に示すようにＳ
ｉ基板上にＡｌ−Ｎｂ−Ａｌの三層構造の成膜を行った
がＮｂＮを用いる場合はＡＩ−ＮｂＮの二層構造で足り
、このＮｂＮ層に０２ガス導入による放電酸化によって
接合層を作ることができる。
り上記の実施例においては第２図（Ａ）に示すようにＳ
ｉ基板上にＡｌ−Ｎｂ−Ａｌの三層構造の成膜を行った
がＮｂＮを用いる場合はＡＩ−ＮｂＮの二層構造で足り
、このＮｂＮ層に０２ガス導入による放電酸化によって
接合層を作ることができる。
なお、これ以外は上記実施例と同様にして集積回路をつ
くることができる。
くることができる。
また抵抗素子形成金属として本実施例においてはＡＩを
用いたがチタン（Ｔｉ）を用いても同様な結果を得るこ
とができる。
用いたがチタン（Ｔｉ）を用いても同様な結果を得るこ
とができる。
以上記したように本発明はジョセフソン素子と薄膜抵抗
素−子とを一体化して形成するために接触抵抗の影響を
無くすることができ、またジョセフソン接合部において
下部電極と接合材料とを連続的に成膜し、エツチング速
度の差を利用してパターン形成を行うので、従来のよう
にＲＩＥ処理の終点検出の困難さからくる接合作成の不
確実性を解消することができ、収率の向上が可能となる
。
素−子とを一体化して形成するために接触抵抗の影響を
無くすることができ、またジョセフソン接合部において
下部電極と接合材料とを連続的に成膜し、エツチング速
度の差を利用してパターン形成を行うので、従来のよう
にＲＩＥ処理の終点検出の困難さからくる接合作成の不
確実性を解消することができ、収率の向上が可能となる
。
第１図は本発明を実施した集積回路の断面図、第２図（
Ａ）〜（Ｄ）は本発明の工程を示す断面図、但し同図（
Ｃ−２）は（Ｃ−１）の平面図、第３図は従来の集積回
路の断面図、 第４図〜第６図の（Ａ）、（Ｂ）図はそれぞれ従来のジ
ョセフソン素子製造方法を説明する断面図、 である。 図において、 １．３０はジョセフソン素子、 ２．３１は薄膜抵抗素子、 ３，３２はＳｉ基板、４、
２０．３６は下部電極、 ５は接合酸化膜、７．３８
は抵抗パターン、 ８．３７は端子電極、９は上部電
極、 １０．１５．１７．３４はＮｂ層、１
３、１８．！２はレジスト、 １４は接合部、１６は
酸化物層をもつＡｔ、 ３３．３５は４１層、３８は抵
抗パターン、 ３９はＳｉ０２層、４０は接合領域
、 である。 特許出願人 工業技術院長 等々力 達ブＶ 第 ２ 図
Ａ）〜（Ｄ）は本発明の工程を示す断面図、但し同図（
Ｃ−２）は（Ｃ−１）の平面図、第３図は従来の集積回
路の断面図、 第４図〜第６図の（Ａ）、（Ｂ）図はそれぞれ従来のジ
ョセフソン素子製造方法を説明する断面図、 である。 図において、 １．３０はジョセフソン素子、 ２．３１は薄膜抵抗素子、 ３，３２はＳｉ基板、４、
２０．３６は下部電極、 ５は接合酸化膜、７．３８
は抵抗パターン、 ８．３７は端子電極、９は上部電
極、 １０．１５．１７．３４はＮｂ層、１
３、１８．！２はレジスト、 １４は接合部、１６は
酸化物層をもつＡｔ、 ３３．３５は４１層、３８は抵
抗パターン、 ３９はＳｉ０２層、４０は接合領域
、 である。 特許出願人 工業技術院長 等々力 達ブＶ 第 ２ 図
Claims (1)
- 基板上に複数個のジョセフソン素子と薄膜抵抗素子とを
組合せて構成される集積回路において、抵抗体金属を被
覆した基板上にジョセフソン素子の下部電極を形成する
金属と接合膜を形成する金属とを順次積層して形成し、
エッチング速度の差を利用してジョセフソン素子の接合
膜、下部電極および抵抗素子を一体化してパターンニン
グし、次に該基板上に絶縁層を被覆し、ジョセフソン素
子の上部電極位置を窓開けした後、該窓開け部を通して
接合金属を酸化して酸化物に変え、次に抵抗素子の端子
電極位置の絶縁層を窓開けした後、該窓開け部を含む基
板上にジョセフソン素子の上部電極を形成する金属の蒸
着を行って、上部電極を含む導体パターンを形成するこ
とを特徴とするジョセフソン集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082515A JPS61241988A (ja) | 1985-04-19 | 1985-04-19 | ジヨセフソン集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082515A JPS61241988A (ja) | 1985-04-19 | 1985-04-19 | ジヨセフソン集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61241988A true JPS61241988A (ja) | 1986-10-28 |
| JPH0360184B2 JPH0360184B2 (ja) | 1991-09-12 |
Family
ID=13776662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082515A Granted JPS61241988A (ja) | 1985-04-19 | 1985-04-19 | ジヨセフソン集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61241988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234575A (ja) * | 1987-03-24 | 1988-09-29 | Agency Of Ind Science & Technol | 超電導回路のパタ−ン形成方法 |
-
1985
- 1985-04-19 JP JP60082515A patent/JPS61241988A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234575A (ja) * | 1987-03-24 | 1988-09-29 | Agency Of Ind Science & Technol | 超電導回路のパタ−ン形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0360184B2 (ja) | 1991-09-12 |
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Legal Events
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| EXPY | Cancellation because of completion of term |